ADC选型与基本原理(TI)

ADC selection and Basic principles Basic principles 采样过程是通过模拟电子开 关 S实现的。模拟电子开关每 隔一定的时间间隔闭合次， 当一个连续的模拟信号通这 个电子开关时，就会转换若 干个离散的脉冲信号。 N位数字量 输 出 输入模拟电压 CP 取样展宽信号 电子开关S 受CP控制 通过采样脉冲的作用，转换成时间上离散、但幅值上仍连续的离散模拟信号。量化编码就是先将幅值连续可变的采样信号量化成幅值有限的离散信号，再将这 些离散信号用对应量化电平的一组二进制代码 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示。 ui Input signal waveform sampling circuit Discrete sampling circuit output waveform Sampling Interval Time Sample Holding Time Basic sampled-data systems The figure shows a typical sampled data DSP system block diagram. The actual analog-to-digital conversion, analog signal usually must go through certain types of signal conditioning circuits, these signals to perform as amplification, attenuation, and filtering such functions. Requires low-pass / band pass filter to unwanted signals eliminated from the useful bandwidth, and can prevent the occurrence of aliasing. 1. Sampling and keeping Sampling Theorem (Nyquist‘s Law):a signal with a bandwidth f must be sampled at a rate >2 , or information about the signal will be lost. If the sampling frequency less than twice the bandwidth of the analog signal, aliasing phenomenon appears. usually, =(3~5) Quantization and coding 1. Quantization: Digital signal, not only in time is discrete, but also numerical value of the change is not continuous. That the size of any digital is only a certain specified minimum number of integer units. Therefore, before A / D conversion must also be sampled voltage into the smallest integral multiple of the number of units, the conversion process is known as "quantitative." 2. coding: The quantized signal with the corresponding quantization level of a binary code to represent the process called encoding. Quantify the voltage difference between the two is called quantization interval S, the median quantitative voltage more finer quantization level, S values will become. Eg: To 0  1V analog voltage for the three binary encoding. Analog voltage Binary code 000 001 010 011 100 101 110 111 Code corresponding to the discrete level simulation 0 ε→0V 1 ε→1/8 V 2ε→2/8 V 3 ε→3/8 V 4ε→4/8 V 5ε→5/8 V 6ε→6/8 V 7ε→7/8 V We can see ，the maximum quantization error is ε=1/8 V。 Classification 1.SAR（逐次逼近 ）型ADC： 逐次比较型AD由一个比较器和DA转换器通过逐次比较逻辑构成，从MSB开始，顺序地对每一位将输入电压与内置DA转换器输出进行比较，经n次比较而输出数字值。其电路规模属于中等。其优点是速度较高、功耗低，在低分辩率（<12位）时价格便宜，但高精度（>12位）时价格很高。 TLC0831 (德州仪器公司（TI）推出的TLC0831/2是广泛应用的8位A/D转换器。) TLC0831可以外接高精度基准以提高转换精度，TLC0832的基准输入在片内与VCC连接。TLC0831/2的操作非常类似TLC0834/8（更多输入通道），为以后升级提供便利。 2. Σ-Δ(Delta-Sigma)调制型 ADC： Σ-Δ型AD由积分器、比较器、1位DA转换器和数字滤波器等组成。原理上近似于积分型，将输入电压转换成时间(脉冲宽度)信号，用数字滤波器处理后得到数字值。电路的数字部分基本上容易单片化，因此容易做到高分辨率。主要用于音频和测量。 3. 右图为12位流水线ADC的结构图。输入Vin首先被采样/保持（S&H）电路所采样，同时第一级的闪速ADC把它量化为3位，此3位输出送给一3位DAC（具有12位精度），输入信号减去此DAC的输出，放大4倍送给下一级（第二级），继续重复上述过程，每级提供3位，直到最后一级4位闪ADC。对应 某一次采样，由于每级在不同的时间得到变换结果，因此在进行数字误差校正前用移位寄存器对各级的结果先按时间对准。注意只要某一级完成了某一采样的变换，得到结果并把差值送给下一级，它就可以处理下一个采样。因此流水线操作提高了处理能力。 流水线ADC结构适合于几Msps到100Msps采样速率，其复杂性随分辨率的增加只是线性（而不是指数）增加，具有高速、高精度和低功耗特性，适用于各种场合，特别是数字通讯领域，在这些领域中转换器的动态性能经常比微分非线性(DNL)和积分非线性等传统的ADC特性更重要。在大多数的应用中，流水线ADC的数据延迟都无关紧要。 ADC main key specifications 1.Resolution ADC output is usually expressed in binary bits. The more bits, the smaller the error, the higher the conversion accuracy. 2. Conversion time ADC refers to the completion of a measurement of the analog-to-digital conversion is completed the amount of time required. It reflects the speed of ADC conversion rate. 3. Absolute Accuracy It Means the ADC converted from digital to analog represents the actual difference between analog input values, usually represented by digital simulation of the lowest input Ulsb（最低有效位电压） to measure. 4. SFDR (Spurious Free Dynamic range ) IN ADC:无杂散动态范围是指载波频率(最大信号成分)的RMS（有效值）幅度与次最大噪声成分或谐波失真成分的RMS值之比 ，SFDR通常以dBc (相对于载波频率幅度) 表示。 5. SNR（Signal to Noise Ratio）： Affect the useful signal power and noise power ratio of signal #6.Offset Error ：Input signal is zero ,but the value of the output signal is not zero . It can be solved by using a external potentiometer to the minimum. #7.线性度(Linearity) 实际转换器的转移函数与理想直线的最大偏移。 #8.其他指标还有：相对精度(Relative Accuracy)，微分非线性，单调性和无错码，总谐波失真（Total Harmonic Distotortion缩写THD）和积分非线性。 ADC IN TI Basic ADC (ADC0809) 左图是ADC0809集成芯片的引脚图。它是一个28脚的芯片，采用CMOS工艺制成的8位ADC，内部采用逐次比较结构形式。各引脚的作用如下： IN0~IN7 为8个模拟信号输入端。由地址译码器控制将其中一路送入转换器进行转换。 ADDRESS的A 、 B 、 C 、 D 是模拟信道的地址选择。 CP为时钟脉冲输入端。ALE是地址锁存允许信号，高电平时可进行模拟信道的地址选择；START是启动信号。上升沿将寄存器清零，下降沿开始进行转换；EOC为模数转换结束，高电平有效；2-1~2-8 是数字量输出端口；REF(+)为正参考电压输出；REF(-)是负参考电压输出。 集成ADC0809芯片内部包括 模拟多路转换开关和A/D转换 两大部分。 模拟多路转换开关由8路模 拟开关和3位地址锁存器与译 码器组成，地址锁存器允许信 号ALE将三位地址信号A 、 B、C和D进行锁存，然 后由译码电路选通其中一路摸 信号加到A/D转换部分进行转 换。A/D转换部分包括比较器、逐次逼近寄存器SAR、256R电阻网络、树状电子开关、控制与时序电路等，另外具有三态输出锁存缓冲器，其输出数据线可直接连CPU的数据总线。 ADS5483 ADC 拥有同类竞争解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 难以企及的高信噪比 (SNR) 与无杂散动态范围 (SFDR)，可通过第二奈奎斯特区 (Nyquist zone) 接收来自 DC 的输入频率。采样速率为 135 MSPS 的 ADC 在输入频率 (IF) 为 70 MHz 时可实现 78.6 dBFS 的 SNR 以及 95 dBc 的 SFDR，与同类 ADC 相比，SNR 高出 3.5 dB，SFDR 高出 8 dB。更高性能 ADS 5483 能够显著增强设计灵活性，进而使众多应用受益匪浅。例如，其不仅可针对测量测试系统提供更高的准确度，而且还能凭借更高带宽在包括空中接口等在内的无线通信领域提供更高的灵敏度，如 WCDMA、TD-SCDMA、WiMAX（全球微波互联接入 ）、LTE以及多载波 3 GSM 等。 奈奎斯特带宽被定义为从dc 到fs/2的频谱。该频谱被分割为一个有着无限数目的奈奎斯特区，如图所示，每个区有一个与0.5 fs 相等的带宽。实际上理想的采样器—继FFT处理器之后—由ADC所取代。FFT处理器只能提供从 dc 到 fs/2的输出，如出现在第一个奈奎斯特区中的信号或混叠。 ADS795x 该系列器件不仅可针对高密度应用实现优异的线性与 AC 性能，而且优化后还能最大限度地提升诸如手持式医疗仪器、可编程逻辑控制器以及数字电源等电池供电及低电压应用的性能。ADS795x 产品系列高度集成了众多组件，如 GPIO、可编程告警阈值、板上定序器以及 SPI 兼容接口等，能最大限度地降低板级空间要 求，并简化与主机设备的连接及相关软件。 ADS54R463 该新型管线式 ADC 可针对高于 500 MHz 的输入频率 (IF) 提供业界最广的无杂散动态范围 (SFDR) 以及最高的信噪比 (SNR)，从而不仅可为数字预失真 (DPD) 解决方案实现更高效的功率放大器线性化，为影像与通信系统实现更广的覆盖范围与更高的灵敏度，而且还可为宽带测试与测量设备实现更高的精确度。 ADS5485 ADS5485具备的高速度、高分辨率以及超低噪声等优异特性可显著优化有关应用的性能。例如，该款ADC可针对70MHz输入频率(IF)实现75dBFS信噪比以及87dBc无杂散动态范围。ADS5485通过集成全差动输入缓冲器简化了模拟前端设计。该缓冲器采用TI的BiCom3高速工艺技术开发，可针对输入频率提供恒定输入阻抗，并消除ADC追踪保持结构的回扫问题，从而确保信号一致的线性度。 TI(BB) - ADC ADC in other company AD7626 ADI公司的AD7626 PulSAR ADC刷新了16-bit数据采集性能，具有同类最佳的15-bit有效位数（ENOB）及10-MSPS采样率，比其它SAR ADC快2.5倍。其它ADC的工作速率较低，或者需要增加功耗来达到较高的采样速率，这会影响交流和直流性能，而AD7626 PulSAR ADC可提供92-dB信噪比（SNR），比其它任何架构的ADC高8 dB（1.3 bit）。 ADI+ADC选型表 LTC2274  LINER公司的LTC2274 具有几种独特的功能，可改善系统总体设计。就高灵敏度接收器应用而言，LTC2274 提供了一个内部透明的高频抖动电路，在低电平输入信号时，可将 ADC 的 SFDR 响应改善为远好于 100dBc。为了避免来自串行数字输出的干扰，该器件提供一个可选的数据扰码器，以使串行链路频谱随机化。还提供串行测试码型以方便串行接口测试。LTC2274 可以 105Msps 的最大采样率工作，内部 PLL 可以配置为锁定在 3 个不同的采样率范围之一。采用片上时钟占空比稳定器电路，是为了方便以非 50% 时钟占空比周期工作。为模拟和数字部分提供单独的停机引脚以节省功率。