基于FPGA的DDS设计

直接数字频率合成 DDS（Direct Digital Synthesis）是一种 把一系列数字信号通过 D/A 转换器转换为模拟信号的合成 技术[1]。 该技术的主要特点：具有超高的捷变速度（<0.1 μs）、 超细的分辨率（可达 1 μHz）和相位的连续性；输出频率的稳 定度及相位噪声等指标与系统时钟相当；全数字化便于单片 集成等。 基于以上优点，DDS 得到广泛应用，但由于其输出带 宽小和杂散指标不高，限制了其应用范围。 现有的 DDS 产品应用于接收机本振、信号发生器、通信 系统、雷达系统等,特别是跳频通信系统。 这里介绍基于 FP- GA的 DDS 信号源， 可在 1 片 FPGA 器件上实现信号源的信 号产生和控制。将 DDS 信号源 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 嵌入到 FPGA 器件所构成 的系统中，其系统成本不高，但可实现更加复杂的功能。 1 DDS原理 DDS 基本结构原理如图 1 所示，其中数控振荡器（NCO） 为 FPGA 实现部分。 其工作原理是：在参考时钟的作用下，相 位累加器按照预先设置好的频率控制字进行线性累加，其输 出作为波形查找 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 的地址， 通过寻址输出相应的波形幅度 码， 再由数模转换器将这些数字码变换为模拟电压/电流输 出，最后经低通滤波器平滑输出波形。 假设要输出的频率是 固定的，那么相位增量就是一个常数，在每个时钟周期，相位 累加器的数值就按照这个相位增量累加一次，相位增量的大 小由频率控制字决定。 如果相位增量增大，则相位累加器的 增加就比较快，输出的频率就比较高。 假定一个频率为 fc的载波，其时域表达式为： C（t）=Acos（fct+θ0） （1） 其相位表达式为： 准（t）=2πfct+θ0 （2） 则由式（1）、式（2）看出：C（t）是关于相位的一个周期函 数，如果记下一个周期内每个相位对应的幅度值，那么对于 任意频率的载波，在任意时刻，只要已知载波的相位 准（t），就 可通过查表得到 C（t）[2]。 2 DDS结构 2.1 相位累加器 相位累加器是 DDS 系统的核心 , 可完成 DDS 实现原理 中的相位累加功能。 为充分发挥 DDS 的优越性，一般累加器 的位数都比较大，频率字可控制 DDS 的输出频率，可根据需 要设定。 2.2 波形查询表 该电路的核心是一个查找表，查找表主要完成相位序列 图 1 基于 FPGA 的 DDS 原理框图 收稿日期：2009-07-15 稿件编号：200907047 作者简介：罗杰汉（1984—），男，四川乐山人，硕士研究生。 研究方向：信息采集和处理。 基于 FPGA的 DDS设计 罗杰汉， 程光伟 （西安工业大学 电子信息工程学院， 陕西 西安 710032 ） 摘要:利用现场可编程门阵列（FPGA）设计并实现直接数字频率合成器（DDS）。 结合 DDS 的结构和原理，给出系统设 计方法，并推导得到参考频率与输出频率间的关系。 DDS 具有高稳定度，高分辨率和高转换速度，同时利用 Altera 公 司 FPGA 内的 Nios 软核设置和显示输出频率，方便且集成度高。 关键词: 现场可编程门阵列； 直接数字频率合成器； Nios； VHDL 中图分类号: TP274 文献标识码：A 文章编号：1674－6236（2010）01-0066-02 Design of direct digital synthesizer based on FPGA LUO Jie-han， CHENG Guang-wei （School of Electronic Information Engineering， Xi’an Technological University， Xi’an 710032， China） Abstract：This design uses field programmable gate array （FPGA）to realize direct digital synthesizers （DDS）.Commbining the DDS’s structure and principle,system design methods are given，and the relationships between reference frequency and output frequency are deduced.DDS has a high stability，high resolution and high conversion speed，using Altera Nios soft- core sets up and displays the output frequency，which is very convenient，and has a higher degree of integration. Key words：FPGA； DDS； Nios； VHDL 2010年 1月 Jan. 2010 第 18卷 第 1期 Vol.18 No.1 电子设计工程 Electronic Design Engineering －66－ （相位码）向幅度序列（幅度码）的转换。 这里，用 ROM构造一 个查找表。 如果把相位码作为 ROM的地址，只要在该地址中 存储相应的正弦幅度码作为数据,就可通过相位码寻址 ROM， 输出信号函数。 2.3 D/A 转换器与低通滤波器 D/A 转换器和低通滤波器的作用是将幅度码转变成模拟 信号。 由于 D/A 转换器输出为阶梯波，需通过低通滤波器取 出其低频成分（即 DDS 输出）。 3 DDS频率分析 相位累加器在基准时钟的作用下,进行线性相位累加，当 相位累加器加满时就会产生一次溢出,从而完成一个周期，这 个周期也就是 DDS 信号的一个频率周期。 DDS 输出信号的频率为： f0=fc（k/2N） （3） 假定基准时钟为 50 MHz，累加器位数 N=16 位，则 2N=216=65 536 （4） 若 fc=50 MHz，再假定 K=4 096，则 fc=（4 096/65 536）×50=3.125 MHz （5） 可见，通过设定相位累加器位数、频率控制字 K 和基准 时钟的值，可以产生任意频率的输出。 DDS 的频率分辨率定 义为：△fmin= fc/2N。 由于基准时钟一般固定，因此相位累加器的位数即决定 频率分辨率。 如果相位累加器为 32 位，那么频率分辨率就可 以认为是 32 位。位数越多，分频率越高。只要 N 足够大，即累 加器有足够的长度，总能得到所需的频率分辨率。输出频率 f0 由频率控制字 K 决定，即 f0=K（fc/2N）。 根据奈奎斯特采样定 理，DDS 的最大输出频率 f0Max应小于 fc/2，在实际中，f0Max一般 只能等于 fc的 40%[3-4]。 4 DDS的杂散分析 DDS 输出频率中的杂散信号是一个最重要的问题，而且 是由于多种原因引起的。 这里主要介绍以下 3 种原因： 1）电压幅度截断 幅度量化误差，就是 ROM 存储能力有 限引起的舍位误差， 也可以认为是由 D/A转换器分辨率有限 引起的误差。 参照相关数据资料[5-6]，波形 ROM 的位数为 D，由 幅度量化误差造成的输出背景噪声的单边带功率谱密度为： -2-6D-10logc（dB） 量化误差引起的量化失真，可以用输出信号与量化噪声 功率之比 SQR 来衡量。 当 D/A 转换器满幅度输出时，有 SQR = 17. 6+6.02D（dB） 式中，D 是幅度量化的位数，D 一定时，则噪声的功率就一定。 2）相位截断 由于 ROM 无法实现 2N个地址单元的容量, 因此截断相位码的高 B 位。 主谱与最大的杂散幅度之比满足 如下关系[2]： 6.02（N-B）dB＜ SSspur△ △dB＜[6.02（N-B）+3.92]dB 式中，N 为相位累加器的位数，B 为相位截断位数。 由上式可看出，由相位截断引入的最强杂散相对主谱的 电平由相位累加器输出的有效位数决定：有效寻址位数每增 加 1 位，杂散性能约提高 6 dB。 3）D/A 转换器本身的问题 由于实际中 D/A 转换器的 非线性、 瞬间毛刺等非理想转换特性在输出频谱中会产生 杂散。 5 DDS的 FPGA实现 FPGA 即现场可编程门阵列 , 它是作为专用集成电路领 域中的一种半定制电路而出现的,既解决定制电路的不足，又 克服原有可编程器件门电路有限的缺点。 本设计采用 Altera 公司的 Cyclone II 型器件。 在实现 DDS 功能的同时，还能利 用其中集成的 Nios 软核进行控制模块设计， 加强集成度，减 少器件使用和简化电路设计。 本设计的软件开发环境为 Altera 公司的 Quartus II 和 Nios II IDE。 5.1 Quartus II 下的 DDS 设计仿真 在 Quartus II 环境下利用 VHDL 语言对 DDS 内的寄存 器、 累加器及波形存储器进行设计及仿真， 最后链接生成 DDS 模块，如图 2 所示。 图 2 DDS 模块实现 在检查编译文件后对 DDS 模块进行仿真 , 仿真图如图 3 所示。 至此在 FPGA 内已成功建立 DDS 模块。 根据所选用的 具体器件内部存储量的不同， 可以根据自身需要更改 ROM 有效地址位数和 ROM 存储波形的有效位数以提高系统的杂 散抑制能力。 5.2 软核的硬件定制和软件设计 利用 Quartus II 内的 SOPC Builder 工具完成 Nios 软核内 的 CPU、Memory、I/O 口等所需硬件定制。 同时在 Nios II IDE 环境下运用 C 语言完成软核内控制系统功能设计。 6 结束语 本文对直接数字频率合成器结构、工作原理及 DDS 杂散 分析进行了较深入研究， 并在理论研究的基础上结合 Altera 公司的 CycloneII 器件完成了 DDS 的设计 （下转第 70 页） 罗杰汉，等 基于 FPGA 的 DDS 设计 －67－ 和实现。 同时利用 CycloneII 器件内的 Nios 软核将 DDS 与控 制系统模块集成到一块 FPGA 器件内，简化设计难度，减小 电路复杂程度。 参考文献： [1] 褚振勇，翁木云.FPGA 设计及应用[M].西安：西安电子科技 大学出版社，2002. [2] 潘志浪.基于 FPGA 的 DDS 信号源的设计[D].武汉：武汉理 工大学，2007. [3] 白居宪 .低噪声频率合成[M].西安：西安交通大学出版社， 1995. [4] 陈远辉.基于 FPGA 的直接数字频率合成器设计[D].长沙： 国防科学技术大学，2006. [5] 李 俊.基于 DDS+PLL 的高性能 VHF 段频率合成器研究与 实现[D].湘潭：湘潭大学，2007. 图 3 DDS 仿真波形 下载到处理器上,此时使用 ls /dev 就会看到对应的 video0 设 备文件。 2.3 织物密度检测程序 织物密度检测软件设计主要是图像处理程序，图像处理 一般运用傅里叶变换、 小波变换和自相关函数等方法实现， 这些方法都涉及频域处理，运算较复杂。 这里采用纯数学计 算进行测量，原理清晰简单，运算量少，其织物密度检测程序 流程如图 6 所示。 3 结果检测 为了验证纯数学方法的可行性，在“旋转图像计算条纹 数”处，得到的图像对比如图 7 所示。 表 1 给出人工测试与检 测装置所检测的织物密度对比数据，由表 1 所列数据可看出 织物密度测量准确度比较高。 4 结束语 本文所设计的嵌入式织物密度检测装置，采用数学计算 方法自动寻找拍摄织物图像的纹路方向，再将图像旋转后进 行密度计算，并对其结果误差分析处理，有效减少拍摄图像 过程中所产生的噪声和变形， 与人工测量的结果相比较，这 种方法是可靠的，摆脱对 PC 机的依赖，灵活性大大提高，也 适用于纺织品密度在线检测。 参考文献： [1] 叶 炜 .采用计算机辅助法进行织物密度测定的研究 [J].检 验检疫科学，2000，10（2）：31-34. [2] 赵延旭，龙海如 .利用图像处理技术自动测量针织物密度 的研究 [J].东华大学学报 ：自然科学版 ，2004，30（6）：46- 49. [3] 孙晓明，官伟波，王晋棠.基于傅里叶变换的针织物密度分 析[J].江南大学学报：自然科学版，2003，2（2）：172-175. [4] 李立轻，陈 霞，黄秀宝 .基于自适应正交小波的机织物密 度自动检测的研究 [J].东华大学学报：自然科学版，2005， 31（1）：63-65，71. [5] 周 果，湘 宁，徐 欢，等 .基于摄像头采集和图像处理的机 织物密度检测 [J].上海理工大学学报 ，2007，29（2）：171- 174. [6] 陈铁军，仇洪冰 .基于 S3C2410 的嵌入式 Linux 的移植方 法[J].桂林电子工业学院学报，2006，26（4）：259-263. 图 6 织物密度检测程序流程 图 7 图像处理前后对比 !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!（上接第 67 页） 《电子设计工程》2010 年第 1期 －70－