SRAM IPSRAM IP成果简介成果简介
柏娜(SRAM组)柏娜(SRAM组)
baina@seu.edu.cn
J 08 2012January 08, 2012
Content
z High Speed SRAM IPHigh Speed SRAM IP
z Low Power SRAM IP
z SRAM IP Compiler
High Speed SRAM IP(1)
Huffman
Decoder
Lookup
Memory
FIFO
Array
SRAM
Writer Interface
y
SMIC 65nm LL CMOS Technology
High Speed SRAM IP(2)
High speed SRAM IP (16Kbit)
Technology SMIC 65nm CMOS 1P9M
Package 64-pin QFP
SRAM organization 128 rows ×128 columns (16Kbit)
Test chip area 196.4 um ×115.9 um
Supply voltage 1.2V
Operating clock frequency ~ 1.2GHz@25℃Operating clock frequency 1.2GHz@25℃
Power Consumption 15.8 uA/MHz
采用的关键技术采用的关键技术:
(1)SRAM存储单元阵列的优化划分,实现面积和性能折衷
(2)内部自适应脉冲时序产生
电路
模拟电路李宁答案12数字电路仿真实验电路与电子学第1章单片机复位电路图组合逻辑电路课后答案
,实现高稳定性低功耗
(3)SRAM采用模块化
设计
领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计
,利于编译器优化
(4)多级译码器技术,实现性能和功耗折衷
Low Power SRAM IP(1)
Huffman
Decoder FIFO
Huffman Decoder
SRAM
Writer Interface
Lookup
Memory
FIFO
Array Lempel-Ziv Decoder
Single Decompression Path
Low Power SRAM IP(2)
Low Power SRAM IP (16Kbit)
Technology SMIC 65nm CMOS 1P9M
Package 160-pin QFP
SRAM organization 128 rows ×128 columns (16Kbit)
Test chip area 204.2 um ×132.8 um
Supply voltage 1.2V
Operating clock frequency ~ 0.9GHz
Power Consumption 12.6 uA/MHz
采用的关键技术:
(1)大尺寸晶体管采用Power-gate低漏流技术
(2)采用复制下拉管二极管连接实现存储阵列PG(2)采用复制下拉管二极管连接实现存储阵列PG
(3)结合模块结构,晶体管级尺寸优化
(4)非关键路径采用多阈值管技术
SRAM IP Compiler(1)
.gds
多种
.net
多种
输出
文件
.v
lib.lib
.lef
.ds
¾ 深度:16-8192字,宽度:2-128位可配置(最大容量1MB);
¾ 高速低功耗两种编译模式;
SRAM IP Compiler(2)
高速模式编译1.两种编译
编译模式
高速模式编译
低功耗模式编译
2.SRAM按
模块划分
根据SRAM容量,优化存储阵列
划分和版图布局划分 版图布局
3.精确的
时序与功
采用精确的仿真工具
时序与功
耗模型 采用分段差值拟合法快速准确建模
4.灵活的
语法编译
基于C语言的语法编译
简单易用的拼接函数
指标总结与对比
编译器指标总结(SMIC 65nm technology 16Kbit )编译器指标总结(SMIC 65nm technology, 16Kbit )
性能 SMIC Very High Speed
SMIC High
Speed High Speed IP Low Power IP
性能
483ps(TT) 604ps(TT) 540ps(TT) 612ps(TT)
871ps(WC) 1083ps(WC) 883.6ps(WC) 1136ps(WC)
面积 28826.512 um2 24753.397 um2 22762.6 um2 27117.76um2
功耗( %翻功耗(50%翻
转率)
17.591
uA/MHz(TT)
15.927
uA/MHz(TT)
14.8
uA/MHz(TT)
12.6
uA/MHz(TT)