基于FPGA设计的DDS优化算法

2009年第 3期通 信 对 抗· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· · 通 信 对 抗· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· · 通 信 对 抗· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· · 通信、雷达和电子对抗系统的不断发展，对频率 源的频谱纯度、输出频率范围和频率转化时间提出 了越来越高的要求。直接数字频率合成技术 (Direct Digital Synthesis，DDS)相对于传统模拟频率合成技术 具有频率转换时间短、频率分辨率高、便于集成、 可靠性高、方便调制等优势。作为新一代的频率合 成技术，DDS在频率合成中的地位越来越重要[ 1 ]。目 前，市场上有各式各样的专用 DDS芯片，如 AD公司的 AD9854、AD9910，Qulacomm公司的 Q2334等[ 2 ]，用专用 芯片来实现 DDS已经十分普遍，但用 FPGA来实现 DDS已经是一种越来越明显的趋势。在 FPGA内部可以 集成多个 DDS，而且很容易实现多个 DDS的同步设计， 同时可以省去专用 DDS芯片及其周边电路。 对于 DDS杂散，众所周知，其引入原因大致包 括三部分，即相位截断、幅度量化和 DAC的非线性。 其中幅度量化和 DAC的非线性主要取决于 DAC器 件，即由硬件性能所决定，相位截断所引入的杂散大 小主要取决于波形表深度，即可由软件决定。目前像 ALTERA和 XILINX的设计软件中都包含 NCO软核， 但需购买软核的 license 文件方可使用，不过在很多 场合下他们提供的 NCO软核有着较大的缺陷，不能 满足我们对设计资源和杂散效果的综合考虑。所以想 要降低杂散，就应当在相位截断上提出更好的算法。 在对极性和三角函数变换进行分析的基础上，本文 提出了一种 DDS优化算法，采用该方法可以在保证较 高杂散指标的同时大幅度减少波形存储表容量，并给出 基于 FPGA设计的 DDS优化算法 张峻涛，张向杰，杨 东 （中国电子科技集团公司第三十六研究所，浙江嘉兴 314033） 摘 要:在 FPGA中集成多个 DDS的方法在电子对抗中有较好的应用前景。在对极性和三角函数 变换进行分析的基础上，提出了一种利于 FPGA实现的 DDS优化算法，可以在保证较高杂散抑制指标 的同时大幅度减少波形存储表容量，同时给出了基于 MATLAB和 FPGA实现的算法仿真结果。 关键词：DDS；杂散抑制；FPGA A New DDS Algorithm Based on FPGA ZHANG Jun-tao，ZHANG Xiang-jie，YANG Dong (No.36 Research Institute of CETC, Jiaxing ,Zhejiang 314033,China) Abstract: The method of concentrating many DDS in the same FPGA will be widely applied in the field of Electronic Countermeasure. In this paper, a new algorithm which could optimize spur reduction was put forward on the basic of polarity and Trigonometric Functions, and it also could reduce spurious and the capaci- ty of ROM. The simulation result by the software of MATLAB and FPGA was introduced. Keywords: DDS; spur reduction; FPGA 收稿日期：2009- 07- 01 1 引言 COMMUNICATION COUNTERMEASURES 通 信 对 抗2009年第 3期 总第 107期 No.3 2009 Sum. 107 · ·总第 107期 · ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· · 了基于MATLAB和 FPGA实现的仿真结果。 2 优化相位截断误差的算法推导 典型的 DDS组成如图 1所示，主要包括相位累加 器、正弦查找表、数模转换器、低通滤波器 4个部分[ 3 ]。 这里相位累加器、正弦查找表都在 FPGA内部实现。 在 FPGA内部实现的 DDS为了具有较高的频率分 辨率，常用 32位的相位累加器。由于 FPGA存储器的容 量限制，完全存储波形需要 232，即 4G的深度，这在工程 中是很难实现的，因此常用的方法是将相位序列的低 32- N位舍去，只用高 N位来寻址 ROM，这样就形成相 位截断误差。国内外有许多学者、工程师在分析研究相 位截断误差，理论分析表明，寻址深度每增加 1位，DDS 杂散性能提高 6.02dB。为此专家学者们提出了各式各 样优化杂散的方法：利用三角函数的对称性、引入相位 抖动技术等[4 ]。本文提出一种新的优化方法：利用极性 和三角函数变换来实现优化 DDS的算法，既可减少存 储波形的深度，同时亦能优化相位截断误差。 假设相位累加器位长为 N位，其输出的相位序列 值即可表示为： P = N- 1 i = 0 Σ2ipi （1） 式中的 pi为相位序列值 P的第 i位的值,为 0或者 1。 根据(1)式，该相位序列值所对应的幅度值为： sin 2π P2NΣ Σ=sin 2π2N N- 1 i = 0 Σ2ipiΣ Σ （2） 把（2）式中的相位值定义如下： 2π 2N N- 1 i = 0 Σ2ipi＝θ＝θ1+θ2 其中： θ1= 2π2N N 2 - 1 i = 0 Σ2ipi θ2= 2π2N N- 1 i=N2 Σ2ipi 引入（3）式之后，将（2）式用三角函数展开，并取近 似值，得到（4）式： sin(θ1+θ2) = sin(θ1)cos(θ2)+cos(θ1)sin(θ2) ≈ θ1cos(θ2)+sin(θ2) 将（4）式中的 θ2分解成 θ3+θ4，其中 θ3，θ4的定义如下： θ3 = 2π2N N- 1 Σ2ipi θ4 = 2π2N 3N 4 - 2 i=N2 Σ 2ipi 得： cos(θ2)=cos(θ3+θ4)=cos(θ3)cos(θ4)- sin(θ3)sin(θ4) sin(θ2)=sin(θ3+θ4)=sin(θ3)cos(θ4)+cos(θ3)sin(θ4) 其中 θ3是相位累加器的最高 N/4位，θ3∈(0，2π)，可 以利用三角函数对称性，用 0，π2Σ Σ来代替整个周期。 各组成部分的占用资源情况如表 1所示。 累加各个组成部分，所占用 FPGA的存储器深度为： 2×2 N 4 - 1+2×2 N 4 - 1 = 2 N 4 +1 上面整个推导过程中只在（4）式中引入相位截断误 差，其他过程中都没有带入截断误差或者采取近似的做 法，所以 FPGA中的 2 N 4 +1深度相当于（4）式中 θ2的深度 即 2 N 2 ,这里 N为 4的整数倍。从理论上来说，当 N=32 时，优化 DDS算法中的容量 2 32 4 +1=29相当于不加优化 算法的容量 2 32 2 =216，相位截断杂散抑制提高：（16- 9）× 6.02dB=42.14dB，这对于一般工程来说是个具有极大诱 惑力的数据，而且整个构架基于 FPGA很容易实现。 FPGA实现优化 DDS算法的内部构架如图 2所示, 以 N=32为例。 根据（5）式，我们可以继续把相位值进行分解，但这 图1 DDS基本原理 （3） （4） i= 3N4 - 1 （5） 表1 各组成部分的占用资源情况 组成部分 占用资源（深度） sin(θ3) 2 N 4 - 1 cos(θ3) 2 N 4 - 1 sin(θ4) 2 N 4 - 1 cos(θ4) 2 N 4 - 1 图2 优化DDS算法在FPGA内部实现的构架 张峻涛，等：基于 FPGA设计的 DDS优化算法 高 9bit 次 7bit 低 16bit 频率控制字 K 32bit 相位累加器 θ1 sinθ2的值 cosθ2 的值 cosθ4 查找表 sinθ4 查找表 cosθ3 查找表 sinθ3 查找表 39 2009年第 3期通 信 对 抗· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· · 通 信 对 抗· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· · 通 信 对 抗· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· · 图9 本文优化算法所消耗的资源 将增加整个构架的复杂度，给高速设计带来相当大的困 难，同时还会大量消耗 FPGA内部的乘法器和 DSP等 宝贵资源。鉴于 FPGA内部的存储容量越来越大，512 深度的存储容量及其相对应的复杂度由 FPGA来实现 是比较科学和可取的。 3 加优化算法和不加优化算法的仿真比较 使用 MATLAB进行仿真。仿真过程中，采样频率 Fs=300MHz,N=32, 所占用 FPGA 的 RAM资源深度为 512，要求输出的频率为 83.79MHz，分别使用不加优化算 法和加优化算法仿真其输出的频谱，结果如图 3、4所示。 不加优化算法和加优化算法输出频率的幅度一致，图 3 的最大杂散相对于主信号为 - (158.3- 60.91)=- 97.39dB, 而图 4为 - (158.3- 104.1)=- 54.2dB。由此可知，图 3和图 4相比较优化了 43.19dB，跟理论分析所得的 42.14dB 十分接近。另外图 5给出不加优化算法时 RAM存储深 度为 64K的仿真图，比较图 3和图 5，得出结论：加优化 算法的 RAM深度只为 512的 DDS，其杂散抑制效果等 效为不加优化算法的 RAM深度为 64K的 DDS。 图 6给出采用 Quartus II软件时序仿真的结果，图 7给出 MATLAB仿真时对应生成的数据。频率控制字 1096505150 对应的频率为 76.59MHz，采用的时钟是 300MHz。比较图 6和图 7，发现有个别数据最低一位有 1的偏差，这是时序仿真和MATLAB仿真采用精度不一 致的结果，但这对最终的杂散效果几乎没有影响。 各方面 资料 新概念英语资料下载李居明饿命改运学pdf成本会计期末资料社会工作导论资料工程结算所需资料清单 表明，ALTERA公司设计的 NCO软核 中存在基于 DSP构架的算法选项，在 ALTERA公司提 供的文献资料中只提及基于 DSP构架的算法可以大幅 度减少存储深度、节约资源，但其内部构架只字未提。 若在 NCO软核设计选项中采用 32位累加器，16位 寻址深度，14位幅度量化，所消耗的资源如图 8所示。 图3 加优化算法时深度为512的输出频谱效果图 图4 不加优化算法时深度为512的输出频谱效果图 图5 不加优化算法时深度为64K的输出频谱效果图 图7 MATLAB生成的对应数据 图6 时序仿真结果图 图8 采用基于DSP构架的NCO软核所消耗的资源 40 · ·总第107期 · ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· ·· · 3）网台个数 网台个数增多，算法中循环的次数相应增加，即网 台个数越多，处理的时间越长。 5 结束语 本文给出了跳频侦察中测向技术的一些应用，通过 对跳频网台方位结果的归并分析，从方位分量的角度来 得到各个网台的频率集信息。从对实际采集的数据的分 析结果来看，该方法对单个及多个跳频网台是可行的， 包括非等间隔和同步正交跳频网台，再应用时域的分选 方法，可以更进一步地判断跳频网台的驻留时间及跳速 等信息。 参考文献： [ 1 ] 王铭三.通信对抗原理[M].北京：解放军出版社，1999. [ 2 ] 王文菊.瀑布图分析跳频信号软件模块的实现[J].通信 对抗，2004(2)：33-37. 作者简介： 邓 伟(1977-)，男，工程师，1999年毕业于重庆大学应用 数学专业，主要从事测向、定位技术的研究。 赵张宏(1979-)，男，助理工程师，2002年毕业于温州大学 应用电子技术专业，主要从事测向、定位技术的研究。 同样采用 32位累加器，16位寻址深度，14位幅度 量化，按本文的优化算法编写出来的程序其所消耗 FP- GA内部资源如图 9所示。 比较图 8和图 9可知，本优化算法比 NCO软核所 消耗的资源少,如 ALUT,MEMORY等资源。 4 结束语 本文提出的基于 FPGA设计的 DDS优化算法不仅 解决了波形存储表深度和杂散抑制效果之间的矛盾，同 时也解决了 FPGA资源有限和集成多个 DDS所需资源 之间的矛盾问题。本算法的提出有利于推广应用 FPGA 来代替多个 DDS专用芯片，可减少电路板面积，并且轻 松解决多个 DDS芯片的同步输出等问题，本优化算法 具有一定的工程应用价值。 参考文献： [ 1 ] 李琨.DDS的输出杂散及抑制技术 [J]. 电子与封装， 2007，7(7)：21-23. [ 2 ] 张熙，王晓峰，邵春辉.基于 DDS技术的杂散分析及抑 制方法[J].微计算机信息(嵌入式与 soc)，2008，24(5-2）： 295-297. [ 3 ] 魏福立. 直接数字合成技术及应用 [J]. 电子技术应用， 1993(5)：25-28． [ 4 ] Vankka J．Spur Reduction Techniques in Sine Output Di- rect Digital Synthesis [C]//IEEE Proc 50th AFCS，1996： 951-959. 作者简介： 张峻涛（1983-），男，助理工程师，2007年毕业于南京理工 大学电光学院，获工学硕士学位，现主要从事干扰技术研究。 张向杰（1973-），男，高级工程师，1994年毕业于宁波大学 自动化与计算机技术系，现主要从事特种通信技术研究。 杨 东（1975-），男，工程师，1997年毕业于西安电子科技 大学电子工程系，现主要从事干扰技术研究。 （上接第37页） 张峻涛，等：基于 FPGA设计的 DDS优化算法 41