流水灯实验
报告
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实验二:流水灯
一(实验目的:
通过这个实验进一步了解，熟悉和掌握CPLD/FPGA开发软件的使用方法及Verilog
HDL的编程方法;学习简单的时序电路的
设计
领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计
和硬件测试。
二(实验原理和内容:
原理:在LED1~LED8引脚上周期性地输出流水数据，如原来输出的数据是
11111100则表示点亮LED1和LED2。流水一次后，输出数据应该为
11111000，而此时则应点亮LED1~LED3。
内容:建立可控制LED流水灯的简单硬件电路，要求在实验箱上实现LED4~LED1，
LED5~LED8的花样流水的显示。
三(实验步骤:
1.启动Quartus II建立一个空白工程，然后命名为led_water.qpf。
2.新建Verilog HDL源程序文件led_water.v，输入程序代码并保存，然后进行综合
编译。若再编译过程中发现错误，则找出并更正错误，直到编译成功为止。
3.选择目标器件并设置引脚，器件选用Altera公司的Cyclone系列的EP1C6Q240C8
芯片。将led[7]~led[0]和clk的引脚设置好。
4.将led_water.v设置为顶层文件。对该工程进行全程编译处理，若在编译过程中发
现错误，找到错误改正，直到编译成功。
5.最后将程序下载到FPGA器件中，在实验箱上观察led灯的变化。 四(实验数据和结果:
module led_water(clk,led);
input clk;
output[7:0] led;
reg[7:0] led;
reg[31:0] count;
reg clk_out;
always @(posedge clk)
begin
if(count==32'd24000000)
begin count<=0;clk_out<=~clk_out;end
else count<=count+1;
end
always @(posedge clk_out) begin
if(led==0)
led<=8'b11111111;
else
begin led[3:0]<=led[3:0]>>1;
led[7:4]<=led[7:4]<<1;
end
end
endmodule
五(实验总结:
1.这个实验只需要注意将分频程序写入led_water.v中，引脚分配不能出错。
浙公网安备 33021202002483