静态存储器介绍

Slide1. SRAM的全称是static random access memory,它是一种最常用的memory,核心部分是两个cross-coulped inverter 组成的bi-stable latching circuit,通常称为flip-flop的电路。SRAM static的特性主要是它不需要像DRAM那样定期对存储的数据进行刷新,只要Vdd 不掉电,数据就可以稳定存储。SRAM最主要的应用就是缓存,缓存的作用是在CPU和内存之间进行数据缓冲。像智能手机这样的一些高端电子产品,SRAM是必不可少的。SRAM 之所以可以做缓存是因为它有一个最为重要的优点:speed, SRAM的读写频率可以到几个Giga Hz,比DRAM至少快一个order。SRAM最大的劣势在于density比较低,用的最多的SRAM是所谓的6T traditional SRAM, 1个bitcell有六个MOSFET组成,与SRAM对应的DRAM只需要一个MOSFET加一个capacitor。bitcell占用面积大导致desity低,density低造成cost 高,具体 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 现是同样容量的缓存会比内存条造价高很多。 Slide 2. 这是一个目前典型的memory 架构,CPU+3级缓存再加内存条,其中一级缓存经常用8T dual port SRAM,可以用两个port同时读写,速度最高,集成度也最低,三级缓存会用high-density design的SRAM,集成度最高,速度最低。从下面这幅实物图可以清楚看到multi-core 和三级缓存做在一起,stand alone的SRAM已经很少看到,一些低端的电子产品在介绍CPU性能参数的时候不会把缓存的信息单独列出来,但是对于像智能手机这样高端的电子产品,缓存的容量和工作频率绝对是一个重要的性能指标。下面这张图根据价格和读写速度对memory进行一个排列,硬盘速度最低,价格最便宜,内存条其次,缓存速度最高,造价也最高。接下来这张图是SRAM发展的roadmap,绿线对应左边的纵坐标,表示SRAM density的变化情况,每往前推进一个generation, desity翻倍,红点对应右边的纵坐标,表示SRAM 工作频率的变化情况,每推进一个generation, speed提升15%. 最新的一些信息显示Intel基于22nm tri-gate finfet 工艺的SRAM, 工作频率最高可以达到4.6GHz。最后看一下我们公司SRAM的一个大概的情况,已经进入量产的基于40nm low-leakage process 用于high density application 的面积最小的bitcell是0.242平方微米,desity 是4Mb/平方毫米,这个数值很容易算,你拿一个平方毫米除以一个bitcell的面积就得到了density, 我们公司像客户提供32Mega SRAM product,同时gurantee natural yield 在90%以上,所谓的natural yield 是指在不加redundancy的情况下看到的yield,我们foundry向customer提供的都是natural yield. 什么是redundancy我稍后会讲。28 127 bitcell design target 暂时定的是128mega, 但是困难很大,目前28PS 127 还没有yield。28PS 155的64M SRAM array yield大概在10%到20%。28HKMG 情况更糟,127和155在nominal vdd 下都没有看到yield。 Slide 3. 这是最常用的6T-SRAM的基本电路图,1个bitcell由六个transistor 组成,四个NMOS 和两个PMOS。这个电路图的连接关系似乎有点乱,我们看一下简化的电路图, SRAM的核心部分是两个cross-coupled inverter 组成一个正反馈回路,可以保证SRAM有两个稳定的存储状态“0”和“1”,电荷存储在n1和n2两个storage node里面,n1和n2的电容主要是寄生电容和耦合电容,所以SRAM和DRAM从大的方面来说属于,与此相对应的是非易失性存储器,最典型的是flash,flash有专门的电荷存储介质—floating gate,电荷被写入之后,即使vdd掉电,电荷也可以被保存很长时间,通常是十年甚至更久。除了主体部分的两个inverter还有两个pass gate主要用于控制数据读写。 slide 4. 这幅图是SRAM array的layout,每一个黄色的框框代表一个bitcell,整个SRAM array 就是这些bitcell的高度重复,我们把SRAM array里面具有数据存储以及读写功能的最小重复单元称为bitcell. 需要特别指出的是,严格意义上来讲,只要array里面有一个biecell 不能function,这个SRAM array就废掉了,到了32nm之后,process variation越来越大导致bitcell fail的几率越来越高,同时array volume也越做越大,最终导致整个SRAM array yield 很低,在这种情况下怎么提升yield?答案是加redundancy,具体来讲就是在array边上额外放上几行或者几列SRAM, 如果ARRAY 里面有bitcell fail的情况出现,通过相应的寻址操 作找出fail那个bitcell所在的那一行或者那一列,用额外加的这些SRAM将其替换掉,额外加入的那些SRAM bitcell就是redundancy。Redundancy 说白了就是在那cost换取yield, 是在process variation越来越大的情况不得以采取的应对措施,在design的时候要不要加redundancy要由customer来决定。把SRAM一个bitcell放大之后就是下面这幅图,请大家注意bitcell layout的一个特点:中心对称。这是SRAM对mismatch 非常敏感的一个重要原因。后面这张图是SRAM的SEM照片。前面有提到过,SRAM最大的劣势是bitcell占用面积大,为了尽可能省面积,SRAM经常选用logic里面接近甚至超越minimum rule的device, 这是SRAM mismatch 很严重的最重要原因。最后这张表列出了40ll 242 bitcell device的width和length,可以明显看出,PD width最大,PG其次,PU最小,为什么是这样的一种排序,在cell ratio 那一部分会讲到。 Slide5.这是SRAM一个block的示意图,SRAM array做得很大比如128mega的时候需要很多block。SRAM要能够实现数据读写功能,除了array主体部分之外,还需要相应的pheriphery就是控制电路,包括用于行选列选的pre-coder/decorder,用于read 的SA,用于write的write driver,以及用于数据输入输出的I/O和buffer Slide5.对于随着技术不断往前推进,电子产品性能飞速提高,同时功耗也越来越大,对于memory而言,它可以占到整个SOC总功耗的一半以上。相比较而言,待机功耗会更重要,因为电子产品大部分时间还是处于standby状态。那总功耗可以分为两个大的部分: static和dynamic,也可以称为standby和active。Static power与leakage和待机电压成正比, dynamic这部分与load capacitance、工作频率以及工作电压有关。降低功耗的最简单办法就是降低电压,SRAM有一些特殊称谓,SRAM total leakage称为standby current,最小待机电压称为DRV,最小工作电压称为Vccmin。制约整个SOC的Vccmin不能很低的原因很多时候就是SRAM的Vccmin降不下来,是什么东西在制约SRAM的Vccmin,我在mismatch model 那里向大家解释。 Slide 6.下面我们来看SRAM最简单的一个状态:standby,也成为hold或者retention。在standby的是时候,WL接低电位,这样PG就关掉了,保证bitcell不与外界发生数据交换,同时precharge bitline和bitlinebar到高电位,为数据读取做准备。下面引入SRAM最最重要的一条曲线:butterfly curve。它对于SRAM 的重要性到了一种怎么样的程度呢?如果你去查阅一些关于SRAM的paper,只要有需要比较SRAM 性能的地方基本都会把butterfly curve show 出来,所以理解butterfly curve是SRAM的关键所在。Standby状况下的butterfly curve是最简单的,应为我不需要考虑PG的影响,它就是两个cross-coupled inverter对应的voltage transfer curve, 简称VTC,它是inverter最基本的特性。之所以称为butterfly curve是因为它很像蝴蝶翅膀。我们最关心的是embedded在butterfly curve里面的两个square,在理想情况下,也就是不考虑mismatch的时候,这两个square 完全相同,整个butterfly curve 关于y=x对称,我们把内嵌最大的square对应的边长称为static noise margin, 这是SRAM最重要的一个概念。Hold static noise margin 可以用来表征SRAM在standby 情况下的稳定性,这个值越大,表明SRAM待机状态越稳定,这个值的大小有什么决定?引入SRAM第一个ratio:alpha ratio, PU 与PD idsat的比值,与PG无关,因为PG是关掉的,这个比值越大, hold margin越大。Butterfly curve一般有三个交点,左上和右下的交点分别对应SRAM“0”和“1”两个稳定的存储状态,中间的交点是准稳态,只存在于理论上,处于这种状态的SRAM很不稳定,稍微有一些noise,就会向两外两个稳态演化。 Slide 7.借助hold butterfly curve 引入SRAM DRV的概念,DRV是指在保证数据正常存储的前提下最小的待机电压。我们当然希望DRV越小越好。我们看一下理想情况下也就是不考虑mismatch时候的DRV, 当vdd变小的时候,内嵌的那个square也跟着变小,当vdd 小到一定成的的时候,这两条VTC相切,这是临界点,Vdd再小一点点,两条VTC就没有 交点了,稳态点不存在了,换句话说就是data hold不住了,那存储的信息就会丢失,standby fail. Slide 8.这是我拿model实际仿真的结果,vdd减小,hold margin跟着减小,到0.06v的时候降为0, 我把这幅图单独摘出来,这是理想情况不考虑mismatch, DRV大概是0.06V,考虑mismatch的话,DRV会大很多。这是65LL ULP 525 实测的DRV分布情况,里面包含了mismatch, 要保证测到的所有bitcell都能够正常存储数据,DRV大概是0.7v。从这里大致可以看出mismatch 的作用有多么大。 Slide 9.前面讲的DRV是从电压角度衡量待机功耗,另外还可以从电流的角度去看,也就是standby current。待机条件下,WL关掉,BL和BLB precharge到高电位,standby current 定义为从Vdd 流到Vss端总的leakage current,包含了6个transistor 全部的leakage, 根据电流守恒,vdd和vss 两端的电流相等。这是65nm的一个leakage path示意图,每个generation 都可能不一样,所以仅仅可以参考。减小standby current是降低待机功耗的一个有效途径,加合理的body bias可以有效抑制leakage。 Slide10. 下面要讲的是SRAM最重要的一个操作:read. 我以read”0”为例。在读取操作之前先进行precharge,保证两根bitline上电压完全相等。然后关掉precharge电路,打开WL,这时候PG开启,同时n2节点是高电位,PD也开启,PD和PG组成通路,有电流流过,这个电流称为Iread或者Icell。另外,PD和PG组成的通路进行分压,结果是导致n1节点的电位被拉高到某一个逻辑低电位,大约是0.1-0.2V, 这称为read disturbe,一旦这个值接近或者超过PD2的阈值电压,PD2就会开启,把n2节点电位往下拉,并通过正反馈回路,把n1节点电位进一步拉高,最后导致存储状态发生改变,我们成为bitcell flip,一个读取操作造成bitcell状态发生变化,这是不允许的。在n1节点电压被上拉的同时,BL电位被拉下来,把BL和BLB电压送到SA,通过比较就可以判定bitcell存储状态。这就是read操作的工作原理。Iread之所以重要,是因为不考虑SA判断时间的时候,read time有一个简单的表达式,read time跟BL上的capacitance成正比,跟Iread成反比,我前边有提过,SRAM最大的优势是速度快,所以要实现快速读取数据,Iread就要足够大,同时BL capacitance足够小,我们可以简单估算一下read time的量级,BL capacitance大概是0点几个fF,量级是10的负十六次方,BL上的电压降大概是0点几伏,分子量级是十的负十七次方,Iread大概是几十微安,分母量级是十的负五次方,最后得到read time大概是pico second。实际要考虑worst case,同时加入SA耗费的时间,最后这个值大概是几百ps,到一个纳秒,取倒数对应的频率是1到几个Giga Hz,DRAM通常是几十到几百mega Hz。所以SRAM比DRAM速度快很多。 Slide11.那么如何衡量,bitcell在读操作中的稳定性?还是要看butterfly curve。在读操作的过程中,WL是高电位,PG是开启的,我们看左边inverter对应的VTC,就是蓝色实线,当n2输入低电位的时候,n1输出高电位,PD关闭,PG source-drain等电位,对inverter 基本没有影响,当n2输入高电位的时候,就会有read disturbe,导致read butterfly curve对应的逻辑低电位会被拉高到0.1v附近,同时square变小。把hold和read butterfly curve放在一起就很容易看到这种变化,read margin比hold magin 小很多,所以read是6T-SRAM的worst case。如果RSNM过小,bitcell就有flip的危险。 Slide11.read margin 的大小是由什么决定的呢?我们引入SRAM的第二个ratio:beta ratio。在读操作的时候,最主要的影响来自与PD和PG,PD越stronge,PG越weak,n1节点的电位就越不容易被拉高,beta ratio定义为PD和PG Idsat的比值,我们可以看到,增大beta ratio可以减小read disturb,有效增大read margin,提高bitcell 在read过程中抗干扰的能力。 Slide 12.下面介绍SRAM 的最后一个操作:写操作。我以写“1”为例。Bitcell初始状 态是”0”,将bitline还是precharge的高电位状态,将bitlinebar拉低到ground, 同时打开wordline,n1是低电位,PL2开启,与PG 2组成通路,PG2 一端接低电位,将n2节点下拉, n2节点电位拉低通过正反馈回路将n1节点电位拉高,最终实现写’1’操作.。 Slide13 那么如何判定一个bitcell写入的能力呢?还是butterfly curve. 左边inverter再写入过程中电压配置和read时候完全一样,因此输出一条正常的VTC,但是右边的这个inverter 加上PG2情况就不一样了,应为blb接地,不再接Vdd,这时候当n1输入低电位的时候,通过PU和PG组成的通路很快将输出端n2电位拉低,也就是n1出入低电位的时候,n2不在输出高点为,而是输出了一个接近低电位的电压。这两条VTC组成了SRAM 的write butterfly curve。 Slide13 我们同样可以用write margin 来衡量一个bitcell写入的能力,那么write margin 的大小?我们引入SRAM第三个ratio:gamma ratio,我们可以看到,在写操作的时候,起主要作用的是PU和PG,因此gamma ratio定义为PG与PU idsat之比,PG越strong,PU越weak,越容易通过bitlinebar将n2节点电位下拉,write margin 越大,写入越容易。 Slide13 前面介绍了SRAM的三个ratio,分别用来表征SRAM hold stability, read stability 以及write ability,我们希望这三个ratio都越大越好,很可惜,如果你把这三个ratio乘在一起就会发现结果是1,这说明这三者之间有trade-off,其中两个变大,另外一个一定变小。在实际应用的时候beta ratio是第一位要考虑的,gamma ratio其次。为了是beta ratio大于1, PD 的width会比PG 大,为了是gamma ratio尽可能大,PG width比PU大很多。这就解释了前边提到过的三颗device width的排列关系,同时也可以说明,为什么SRAM layout尺寸变化很小,一般就是变化几到十几纳米,因为,你懂其中任何一颗device,都会有side effect,比如你把PG AA变小,PG idsat就变小,beta ratio就会变大,但同时gamma ratio就会变小, bitcell写入能力变差,最后read fail表少,但write fail变差。 Slide14 最后看一下SRAM 会有哪些failure mode。read有两种fail机制,第一,iread 太小,导致read speed太慢,甚至根本读不出来,第二,RSNM过小,导致读的过程中bitcell 存储状态发生反转。Write有一种fail,就是因为write margin过小,导致在一定时间内写不进去,具体表现就是写入前后状态一样。随着将来工作频率越来越高,对于write的挑战越来越大,因为cycle time很短,差不多就是几百个ps,在这么短的时间内要把数据顺利写入困难蛮大的。另外提一下,standby current一般不作为判断bitcell能否正常工作的标准,array 里面某些bitcell standby current过大,不会导致bitcell不能工作,但整个array的total leakage 不能超出一定的范围。 Slide 15 在将SRAM model之前有必要把process variation进行简单分类。从process control的角度可以把process variation分为两大类:systematic和random。Systematic又可以分为两类,layout dependent和global,SRAM 不需要考虑layout dependent,比如LPE/WPE/LOD,因为SRAM的layout 基本是固定的。Global主要是在生产过程中的non-uniformity造成的,比如在退火过程中,wafer可能会由于受热不均匀产生温度梯度,表现为从wafer中心到边缘位置电学特性有特定的分布规律。Random variation就是指mismatch,指的是同一个die里面离得很近的两个device之间的差异。之所以要强调离的很近主要是因为离得比较远的两个device会包含由于空间位置不同造成的差异,而这部分差异属于global variation的范畴。Mismatch里面占主导地位的是RDF,可以占到60%以上。业界比较认可的能够准确量测process variation的是addressable 的DMA,因为DMA有个重大的优势, sample size比较大。只有sample size比较大的情况下萃取出的process variation才比较可靠。 Slide 15 这幅图是semitronix在40上面评估的结果,当sample size比较小的时候,得到的process variation会有fluctuation,只有当sample size比较大,接近1000个的时候得到的数值才趋于平稳,比较可信。 Slide 16 造成mismatch的因素很多,这里只列举几个最重要的。请大家注意由于RDF 造成的Vt variation的公式,sigmaVt与面积开平方成反比,这是mismatch的一个重要特征,除了RDF之外,还有LER,主要是patten的时候造成的,以及oxide thickness的fluctuation。 Slide 17 从hierachy的角度可以把process variation分为ltl,wtw和wiw三组,wiw再往下分,可以包括dtd和within-die,最后一级就是mismatch, global variation 的方差是这三级方差之和,local mismatch是各种机制产生的variation对应的方差之和,因为各种机制对mismatch的影响彼此之间独立,所以可以简单相加。Total variation的方差是global和local 对应的方差之和,因为global和local 之间也是相互独立的。 Slide 17 上面这幅图讲的是大家比较熟悉的pelgrom提出的理论,mismatch对应的sigmaVt 或者sigmaId与device面积开平方成反比,随着technology不断往前推,device area 不断shrink,导致mismatch越来越严重,mismatch的概念很早就有了,但是直到65、55引起大家的重视,到40的时候,mismatch称为total variation的决定因素,我们公司也是在40的时候才真正意识到local mismatch的重要性。下面这幅图是40ll 242 PD 这颗device mismatch的一些基本情况,我们可以看到,geometry factor,也就是根号WL分之一大概是12.6,1个sigma vt mismatch是35.6mV, total 一个sigma是38.1mV,算比值的时候要用方差,所以是平方相比,最后结果是local占total的87%,sigmaId情况也差不多,说明local 在dominant整个process variation,我借用SPICE team NMOS sigmadeltaVt Vs.geometry factor 的这幅图,把SRAM 对应的那个点点上去,大家就会发现,SRAM的mismatch在那个红圈圈范围内。我 总结 初级经济法重点总结下载党员个人总结TXt高中句型全总结.doc高中句型全总结.doc理论力学知识点总结pdf 了SRAM mismatch大的主要原因有两个:第一SRAM bitcell layout 与生俱来就有高度的对称性,这本身就是mismatch的结构,第二SRAM为了省面积,用到的device面积都很小。 Slide 18 Mismatch 对SRAM的performance变差,当考虑mismatch的时候,buttterfly curve对应的两个sqare大小不再相等,说明”0”和“1”两种状态不再对称。红线是typical case,蓝线是加入6sigma mismatch之后的情况,Mismatch会导致DRV, Read margin、write magin 和iread 同时变差。 Slide 19 再来看一下SRAM model的架构,传统的fixed corner model不区分global和local variation, corner range很大,缺点是它只能告诉designer,process最差或者最好的状况,不能提供任何关于电学性能统计分布的状况,比如随机run出一个sram bitcell,它能够正常工作的概率是多少?并且local mismatch越来越严重,array也越来越大,3*sigma慢慢包不住大部分的点,这时候就需要后边两种model, 40用的最多的是第二种,global-only fixed的corner model加mismatch model。Global corner专门用来cover global variation, 在global corner 上用统计的方法叠加mismatch。实际上global 这部分也是有服从统计分布的,为了更加match real-case,有了第三种model,full statistical model , 与第二套model唯一的差别是把global variation也用统计的方法描述,确定是model表面看不到任何corner的信息,只有run 很多次monte-carlo才能确定corner的位置。 Slide 20 首先来看一下global only-fixed corner model,首先用3*sigma global variation定出corner spec,用来cover gobal process variation. 然后可以看到sram performance跟global corner有依赖关系,对于RSNM 而言,worst case出现在FSG这个corner,而WM的worst case 出现在SFG这个corner,下面这幅图是model实际仿真得到的结果,请大家注意,global variation 对butterfly curve的影响是使两个square同时增大同时减小,butterfly curve仍然关于y=x 对称。实际上SRAM 的worst case不仅跟corner有关,还跟温度和电压有关,高温会使RSNM和istby 变差,低温会使WM变差,如果不考虑temperature inversion,高温也会使iread变差,四个红圈圈指出了corner和温度组成的worst case。 Slide 21 再来看看vdd对SRAM performance的影响,Vdd scaling,会导致RSNM、WM 和 Iread同时变差,Vdd增大会使istby变差。 Slide 22 如果不考虑mismatch,SRAM performance的worst case process corner/temp/vdd 的一个组合,仔细观察你会发现,除了TT之外,SRAM四个corner正好被SRAM四种worst case performance 卡住,如果TT定不好,很容易使SRAM某个performance落在fail的区域。 Slide 23 下面来看一下对于SRAM最重要的mismatch model。我们知道如果sample size 足够大,device vt和id 都是服从标准正态分布的,把SRAM中每个device相应的model parameter都用相互独立的一个高斯分布表示,用到的model parameter 与前面讲到的mismatch产生的几种主要机制相对应,RDF对应Vth和u0, LER对应XL和XW, oxide thickness fluctuation对应toxe。这样sram performance比如RSNM就由单一的一个值变成了统计分布,大家可以看到随着technology不断往前推,RSNM的分布发生了一些变化,mean 值不断减小,分布却不断展宽,用统计的语言来讲,就是variation越来越大,bitcell fail的几率越来越大。右边这幅示意图是在global-only fixed corner 上面叠加mismatch model后run MC 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 后的结果。 Slide 23 下面举一个RSNM实际仿真的例子来告诉大家mismatch如何使SRAM performance变差,蓝线是理想情况下的butterfly curve,两个square大小相等意味着读0和读1时候的stability相同,一旦加入mismatch,butterfly curve就变成了红线,一个square变大,另一个square变小,由于bitcell的存储状态有可能是0也有可能是1,所以我们要考虑worst case,就是二者中较小那个,RSNM从214mV drop到173mV,这只是加入mismatch后其中的一条curve,其它curve也是这样吗?我那mismatch model进行1000次monte-carlo 分析,每run一次就出现两个值,对应RM0和RM1,对应坐标中的一个点,我把所有的点都画出来,大家就可以看出规律,RM0和RM1的相关系数是-0.5,属于一般负相关,说明其中一个值增大,另一个的变化趋势一定是减小。我们只关心那个较小值,所以mismatch一定是使RSNM变差。 Slide 24 这幅图是mismatch model仿真很多次之后画出的butterfly curve的一个分布,这个分布越宽说明process variation越大,情况越糟糕。右边这幅图是我在TT/25C/nominal Vdd 时把每一次run出的较小的那个RSNM的值提取出来,画成直方图,BPP自动给出mean 和sigma, 那条蓝线是标准正态分布,可以看到,RSNM在3 个sigma 以内还是和标准正态分布很match的,下面这幅图是在RSNM的worst case FSG/0.9*Vdd/125度仿真的结果,mean 值和sigma同时减小,sigma减小的原因主要是温度,我们在mismatch model里面加入了调整了mismatch随温度变化的一个trend,这个在稍后会有说明。右边是对应的纵坐标取对数以后的分布图,可以看到在high sigma的区域,RSNM的分布渐渐偏离高斯分布,这和paper 中给出的结论一致,而我们最关心的恰恰是RSNM在left tail附近的分布情况,常规MC分析的sampling大部分时间话在mean附近,如果要直接在tail位置抽样需要借助fast MC的方法。 Slide 25 讲完了RSNM的分布之后再来看一下关于Vccmin的一些情况。左边是40 242 32M array在silicon上量测到的不同corner lot Vccmin的分布,可以看到最后的Vccmin大概是0.88V,刚好是0.8*norminal Vdd,那Vccmin会跟什么有关?我们有了mismatch model之后可以得到RSNM和WM的分布情况,得到mean和sigma。我们知道对于Gaussian分布而言,sigma number与probability之间有个对应关系,比如落在1sigma区间内的概率是67%,落在3*sigma之内的概率大概是99.74%,与此类似,SRAM array volume与sigma number 之间也有一个简单的对应关系,举个例子,比如我要是32M的SRAM array有很高的yield,每个bitcell pass的概率不能低于某个很接近于1的概率,这个概率又可以对应一个sigam number。我们的到了RSNM和WM的mean和sigam,然后查表知道32M array对应5.54个sigma,我们进行一个简单的外推,用mean减去5.54个sigma,并把不同vdd下这个差 值都计算出来,找到与y=0的交点,并取较大值,就得到了简单退出的一个vccmin,这个值比量测值偏小,虽然不够精确,但是可以说明问题,mismatch越大,RSNM和WM sigma 越大,整条curve像由shift,交点变大,vccmin变大。 Slide 26 下面举个具体的例子讲一下mismatch 对SRAM的影响到底可以达到什么程度。现在有两家公司A和B都在做同一种类型的SRAM,两家公司定的TT corner和global corner 都一样,只是两家公司process variation不一样,A好一些,B差一些,具体而言A 的sigmaVt是40mV, B比A大了10%,是44mV, 两家把model做好之后都用RSNM来指导design,A通过run mismatch model得到RSNM worst case情况下mean值是154mV,1个sigma是30mV, B的mean值也是154,但sigma是33mV。从分布曲线上可以看出A的分布很tight,B很loose。他们都用了相同的评判标准,如果1个bitcell RSNM大于0判定为pass,小于0判定为fail, 也就是RSNM可靠的范围都是0到154mV,A用154除以1个sigma的值得到sigma number是5.13,查表得知可以design出一个3.4mega的sram array同时可以保证yield很高,B同样得到sigam number是4.67,一查表发现最多只能design出370K的一个SRAM。这两者之间array volumn最后8倍的差异完全可能是由于最初10%的Vt mismatch 造成的,如果B不管mismatch非要把array做到3.4Mega,结果就是yield很低很低,根本没有竞争力。从这个简单的模型可以看出,mismatch对SRAM 的杀伤力是非常惊人的。