西南交通大学大三暑期实习FPGA综合实验报告

西南交通大学大三暑期实习FPGA综合实验报告西南交通大学大三暑期实习FPGA综合实验报告西南交通大学信息科学与技术学院通信工程专业工程实习报告——FPGA综合实验报告年级:大三学号:姓名:专业:通信工程二零一五年七月FPGA基础设计1、实验目的⒈学习使用硬件描述语言VerilogHDL建模组合逻辑和时序逻辑模块。⒉学习使用QuartusII软件进行FPGA工程设计。⒊学习使用ModelSim软件对FPGA设计进行仿真。⒋学习使用FPGA开发板。⒌学习使用SignalTapⅡ工具观测和分析设计结果。2、实验内容⑴半加法器⑵逻辑位运算器⑶数据选择器⑷计数器⑸移位...

西南交通大学大三暑期实习FPGA综合实验报告西南交通大学信息科学与技术学院通信工程专业工程实习报告 ——FPGA综合实验报告年级:大三学号:姓名:专业:通信工程二零一五年七月FPGA基础设计1、实验目的⒈学习使用硬件描述语言VerilogHDL建模组合逻辑和时序逻辑模块。⒉学习使用QuartusII软件进行FPGA工程设计。⒊学习使用ModelSim软件对FPGA设计进行仿真。⒋学习使用FPGA开发板。⒌学习使用SignalTapⅡ工具观测和分析设计结果。2、实验内容 ⑴半加法器⑵逻辑位运算器⑶数据选择器⑷计数器⑸移位寄存器3、实验结果半加法器逻辑位运算器数据选择器计数器移位寄存器计数器模块的SignalTapⅡ验证波形全部模块的VerilogHDL代码及注释：思考题：时序仿真才能反映芯片的实际工作状态，为什么还需要功能仿真？伪随机序列发生器设计1．实验目的⒈掌握伪随机序列的概念、性质和产生原理。⒉学习使用VerilogHDL硬件描述语言对逻辑设计建模。⒊熟悉FPGA开发设计的流程。2．实验内容⒈m序列发生器建模根据图1中的结构和代码模版，用VerilogHDL建模出级数为7，反馈系数为235的m序列发生器。建模过程中，必须严格遵循代码模版中的各外部信号规格，不能随意增加、减少或者修改外部信号。用QuartusⅡ建立工程并编译成功。⒉仿真验证用ModelSim和测试文件对设计进行功能仿真和时序仿真，与教师提供的结果进行比对，能够正确产生m序列。⒊开发板验证在时序仿真结果正确并经教师检查确认后，用QuartusⅡ继续完成模块封装和引脚设置工作，将嵌入式逻辑分析仪文件（.stp）加入工程，编译成功后下载到FPGA开发板，用SignalTapⅡ观测结果，并与第2步中的时序仿真结果进行比对。3．实验结果SignalTapⅡ中观测到的波形移位反馈结构图m序列发生器的完整VerilogHDL代码和注释载波信号发生器设计一．实验目的⒈了解模拟信号的数字表示方法。⒉学习正余弦查找表的原理、应用和建模方法。⒊学习FPGA模块化设计。⒋了解FPGA芯片和数模转换器（DA）相互配合的工作方式。⒌体会硬件设计的思想和原则。二．实验内容⒈计算正/余弦信号采样值用C/C++编写程序，计算一个周期的正/余弦信号的采样值。一个周期采样32次，将每个采样值用一个2的幂次倍的值（例如16、32、64、128等）倍乘后，处理成适当的整数采样值，整数采样值范围在?0,255?区间内。⒉完成载波信号发生器设计将第1步中得到的整数采样值填入VerilogHDL代码文件LooUpTable.v定义的查找表中，并且将控制器代码Controller.v补充完整。以Carrier_Generator.v为顶层模块，LookUpTable.v和Controller.v为子模块，用QuartusⅡ建立工程并编译成功。⒊仿真验证用ModelSim和测试文件对设计进行功能仿真和时序仿真，得到正确的仿真结果。⒋修改设计不改动查找表，只修改工程中的控制器代码（Controller.v），使查找表能从任意主要相位处开始输出载波信号，具体相位由教师在实验过程中指定。修改后返回第2、3步，对设计进行编译和仿真，能得到正确的结果。⒌开发板验证在上述步骤时序仿真结果正确并经教师检查确认后，用QuartusⅡ继续完成模块封装和引脚设置（参考开发板使用手册）工作，编译成功后下载到FPGA开发板，用示波器在开发板的数模转换器输出端口观测结果，并与第3步中的时序仿真结果进行比对。三．实验结果示波器上观测到的信号波形载波信号发生器及其外引脚图以及LookUpTable.v和Controller.v的连接图控制器模块（Controller.v）的完整VerilogHDL代码及注释计算正/余弦信号采样值的完整C/C++程序和注释心得体会：硬件编程与软件编程有什么相同之处和不同之处？请从编程思想和代码风格两个方面思考。

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