EDA技术与VHDL第6章图形设计方法--硬件验证EDA技术参考第四、六章开始练习按书上步骤练习1位全加器。4.2引脚设置和下载4.2.1引脚锁定为了能对此计数器进行硬件测试，应将其输入输出信号锁定在芯片确定的引脚上，编译后下载。当硬件测试完成后，还必须对配置芯片进行编程，完成FPGA的最终开发。模式选择键复位开关+/-12V电源开关RS232通信接口目标芯片EP10K10VGA接口PS/2接口下载接口电子设计下载口模式显示适配板时钟频率选择GW48-EDA系统的电路模式(参阅附录P435）举例说明1.目的与优势2.
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关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf
明硬件连接，不同的设计可选用不同的模式。目标器件引脚名引脚锁定（以半加器为例）可选择键8作为半加器的输入“a”选择实验电路结构图6选择键8作为半加器的输入“b”可选择发光管8作为半加器的进位输出“co”可选择发光管8作为半加器的和输出“so”选择实验板上插有的目标器件目标器件引脚名和引脚号对照表键8的引脚名键8的引脚名对应的引脚号确定引脚对应情况实验板位置半加器信号通用目标器件引脚名目标器件EP1K30TC144引脚号1、键8：aPIO13272、键7bPIO12263、发光管8coPIO23394、发光管7soPIO22384.2引脚设置和下载4.2.1引脚锁定图4-23AssignmentEditor编辑器KONXIN确定了锁定引脚编号后就可以完成以下引脚锁定操作了：（1）假设现在已打开了工程。（2）选择Tools菜单中的Assignments项，即进入如图所示的AssignmentEditor编辑器窗。在Category栏中选择Pin，或直接单击右上侧的Pin按钮，然后取消左上侧的Showassignmentsforspecificnodes的选择勾。4.2引脚设置和下载4.2.1引脚锁定图4-24已将所有引脚锁定完毕双击“TO”栏的《new》，在出现的如图所示的下拉栏中分别选择本工程要锁定的端口信号名；然后双击对应的Location栏的《new》，在出现的下拉栏中选择对应端口信号名的器件引脚号。最后存储这些引脚锁定的信息后，必须再编译（启动StartCompilation）一次，才能将引脚锁定信息编译进编程下载文件中。此后就可以准备将编译好的SOF文件下载到实验系统的FPGA中去了。进行硬件测试的步骤：(1)打开编程窗和配置文件。首先将实验系统和并口通信线连接好，打开电源。在菜单Tool中选择Programmer，于是弹出如图所示的编程窗。4.2.2配置文件下载图4-25选择编程下载文件在Mode栏中有4种编程模式可以选择：JTAG、PassiveSerial、ActiveSerial和In-Socket。为了直接对FPGA进行配置，在编程窗的编程模式Mode中选JTAG（默认），并选中打勾下载文件右侧的第一小方框。注意要仔细核对下载文件路径与文件名。如果此文件没有出现或有错，单击左侧“AddFile”按钮，手动选择配置文件*.sof。4.2.2配置文件下载图4-25选择编程下载文件（2）设置编程器。若是初次安装的QuartusII，在编程前必须进行编程器选择操作。这里准备选择ByteBlasterMV[LPT1]。单击HardwareSetup按钮可设置下载接口方式（图4-25），在弹出的HardwareSetup对话框中（图4-26），选择Hardwaresettings页，再双击此页中的选项ByteBlasterMV之后，单击Close按钮，关闭对话框即可。这时应该在编程窗右上显示出编程方式：ByteBlasterMV[LPT1]（图4-25）4.2.2配置文件下载图4-26加入编程下载方式如果打开图4-26所示的窗口内“Currentlyselected”右侧显示NoHardware，则必须加入下载方式。即点击AddHardware钮，在弹出的窗中点击OK，再在图4-27所示的窗口双击ByteBlasterMV，使“Currentlyselected”右侧显示ByteBlasterMV[LPT1]。4.2引脚设置和下载4.2.2配置文件下载图4-27双击选中的编程方式名4.2.2配置文件下载图4-28ByteBlasterII编程下载窗最后单击下载标符Start按钮，即进入对目标器件FPGA的配置下载操作。当Progress显示出100%，以及在底部的处理栏中出现“ConfigurationSucceeded”时，表示编程成功。注意，如果必要，可再次单击Start按钮，直至编程成功。（4）硬件测试。成功下载后，选择实验电路模式，时钟可以通过实验箱上跳线选择频率；按键置高或低电平，观察数码和发光管等了解工作情况。以半加器为例若键8、7为高电平进位“co”为‘1’和“so”为‘0’选择电路模式为“6”模式选择键4.2引脚设置和下载4.2.3编程配置器件图4-29ByteBlaster II接口AS模式编程窗口为了使FPGA在上电启动后仍然保持原有的配置文件，并能正常工作，必须将配置文件烧写进专用的配置芯片EPCSx中。编程模式为ActiveSerial模式，编程接口为ByteBlasterII。4.2引脚设置和下载4.2.3编程配置器件图4-30AS模式编程成功实验一相关知识6.2.1设计有时钟使能的两位十进制计数器(1)设计电路原理图。图4-24用74390设计一个有时钟使能的两位十进制计数器双十进制计数器清零待测频率1，允许0，禁止个位进位信号十位进位信号6.2应用宏模块的原理图设计(2)计数器电路实现调出元件、连结导线(3)波形仿真图4-27两位十进制计数器工作波形6.2.2频率计主结构电路设计图两位十进制频率计顶层设计原理图文件8位锁存器7段译码器数码管图两位十进制频率计测频仿真波形图两位十进制频率计测频仿真波形6.2.3测频时序控制电路设计图4-30测频时序控制电路图4-31测频时序控制电路工作波形6.2.3测频时序控制电路设计图4-30测频时序控制电路图测频时序控制电路工作波形6.2.4频率计顶层电路设计图4-32频率计顶层电路原理图(文件：ft_top.gdf)图频率计工作时序波形8位十进制数字频率计设计实验一、原理图输入设计方法1、原理图方法完成2位十进计数器/测频控制器的设计，包括编译、综合、仿真； 2、层次化设计的方法，完成2位频率计的设计，包括原理图输入、编译、综合、仿真、引脚锁定、编程下载和硬件测试； 3、在内容2的基础上将其扩展为4位十进制频率计； 4、仿真测试4位频率计的最高测试频率，并与硬件实验测量结果进行比较;注：建议硬件测试实验电路采用NO.0电路结构，待测信号F_IN接clock0；测频控制时钟CLK接clock2。测频控制时钟CLK接clock2GW48系统右下方待测信号F_IN接clock0注意，双排针的左排是全部连接在一道的，并接于“Clock0”，“Clock0”究竟与FPGA的哪一引脚接，要根据目标器件的型号查表得知。双排针的右排每一针对应一个频率信号，具体频率数值已标注于右侧。其他3个双排时钟接插口也一样，具体对应引脚查下表仿真测试4位频率计的最高测试频率仿真测试4位频率计的最高测试频率
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