EDA数字钟的设计实验报告

..>成绩指导教师日期五邑大学实验 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 实验课程名称：EDA实验院系名称：信息工程学院专业名称：通信工程〔物联网〕〔一〕实验目的： 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 并实现具有一定功能的数字钟。掌握各类计数器及它们相连的设计方法，掌握多个数码管显示的原理与方法,掌握FPGA的层次化设计方法，掌握VHDL语言的设计思想以及整个数字系统的设计。此数字钟具有时，分，秒计数显示功能，能实现清零，调节小时，分钟以及整点报时的功能。〔二〕实验器材：计算机 一台，EDA实验箱 一台。〔三〕实验原理：实验容：1.正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60秒钟的计数器显示。2.按键实现"校时〞"校分〞功能；3.用扬声器做整点报时。当计时到达59’50〞时鸣叫。 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 ：利用试验箱上的七段码译码器〔模式7〕，采用静态显示，系统时钟选择1Hz。整个系统可以是假设干文件组成，用PORT MAP 实现的方式；也可以是一个文件用多进程方式实现；亦或者是用文本和图形混合的方式实现；亦或者是用LPM参数化模块实现。〔五〕实验步骤:1.新建一个文件夹,命名为shuzizhong.2.输入源程序。翻开QuartusⅡ,选择File→new命令。在New窗口中的DesignFiles栏选择编译文件-的语言类型，这里选择VHDLFile选项。然后在VHDL文本编译窗口中输入秒模块程序。秒模块源程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitySECONDisport(clk,clr:instd_logic;----时钟/清零信号sec1,sec0:outstd_logic_vector(3downto0);----秒高位/低位co:outstd_logic);-------输出/进位信号endSECOND;architectureSECofSECONDisbeginprocess(clk,clr)variablet1,t0:std_logic_vector(3downto0);---计数beginifclr='1'then----当ckr为1时，上下位均为0t1:="0000";t0:="0000";elsifclk'eventandclk='1'thenift1="0101"andt0="1000"then----当记数为58〔实际是经过59个记时脉冲〕co<='1';----进位t0:="1001";----低位为9elsift0<"1001"then----小于9时t0:=t0+1;----计数elset0:="0000";ift1<"0101"then----高位小于5时t1:=t1+1;elset1:="0000";co<='0';endif;endif;endif;sec1<=t1;sec0<=t0;endprocess;endSEC;3.文件存盘。选择File→SaveAs命令，找到已经设立的文件夹，存盘文件名应与实体名一致。4.创立工程。翻开并建立新工程管理窗口，选择File→NewProjectWizard命令，即弹出设置窗口，命名为1023019857。5.将设计文件参加工程中。单击Ne*t按钮，在弹出的对话框中单击File栏后的按钮，单击AddAll按钮，将与工程相关的所有VHDL文件都参加此工程。6.选择目标芯片。单击Ne*t按钮，选择目标器件，首先在DeviceFamily下拉列 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 框中选择Cyclone系列。分别选择Package为TQFP,Pincount为144和Speedgrade为8,选择此系列的具体芯片为EP3C5E144C8。7.工具设置。单击Ne*t按钮后，弹出的下一个窗口是EDA工具设置窗口—EDAToolSettings.8.完毕设置。再单击Ne*t按钮后即弹出工程设置统计窗口，单击Finish按钮，即已设定好此工程。9.全程编译。选择Processing→Startpilation命令，启动全程编译。10.编译成功后，将VHDL文件设置成可调用的文件。在秒模块程序文件SECOND处于翻开的情况下，选择菜单File→Creat/Update→CreatSymbolFilesforCurrentFile，进展封装〔元件文件名为SECOND〕,以便在高层次设计中调用。同时，在编译成功的根底上，选择Processing中的GenerateFunctionalSimuliationNetlist生成仿真文件，以方便之后的仿真使用。11.选择File→new命令。在New窗口中的DesignFiles栏选择编译文件的语言类型，这里选择VHDLFile选项。然后在VHDL文本编译窗口中输入分模块程序。然后对分模块程序进展保存、编译，封装成可调用的文件，取名为minute。分模块的源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity MINUTE isport(en,setmin,clr,clk:in std_logic;----时钟/清零信号     MIN1,MIN0:out std_logic_vector(3 downto 0);----秒高位/低位     co:out std_logic);-------输出/进位信号end MINUTE;architecture MIN of MINUTE isbeginprocess(en,setmin,clr,clk)variablet1,t0:std_logic_vector(3 downto 0);---计数beginif clr='1' then----当ckr为1时，上下位均为0t1:="0000";t0:="0000";elsif(clk'event and clk='1') thenif (en='1' or setmin='1') thenift1="0101" andt0="1000" then----当记数为58〔实际是经过59个记时脉冲〕co<='1';----进位t0:="1001";----低位为9elsift0<"1001" then----小于9时t0:=t0+1;----计数elset0:="0000";ift1<"0101" then----高位小于5时t1:=t1+1;elset1:="0000";co<='0';end if;end if;end if;end iF;MIN1<=t1;MIN0<=t0;end process;end MIN; 12. 选择File→new命令。在New窗口中的DesignFiles栏选择编译文件的语言类型，这里选择VHDL File选项。然后在VHDL文本编译窗口中输入小时模块程序。然后对分模块程序进展保存、编译，封装成可调用的文件,取名为HOUR.小时模块的源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(reset,en ,sethour,clk : in std_logic;     daout : out std_logic_vector(7 downto 0));end HOUR;architecture behav of HOUR issignal count  : std_logic_vector(3 downto 0);signal counter  : std_logic_vector(3 downto 0);beginp1: process(reset,sethour,en)beginif reset='1' then   count<="0000";   counter<="0000"; elsif(clk'event and clk='1') then   if (en='1' or sethour ='1') then   if (counter<2) then   if (count=9) then       count<="0000";       counter<=counter + 1;   else       count<=count+1;   end if;   else       if (count=3) then       count<="0000";       counter<="0000";   else       count<=count+1;   end if;     end if;   end if;   end if ;   end process;daout(7 downto 4)<=counter;daout(3 downto 0)<=count;end behav;13. 绘制原理图。选择File→new命令。在New窗口中的DesignFiles栏选择编译文件的语言类型，这里选择Block Diagram/Schematic选项,按OK按钮后将翻开原理图编辑窗口。双击原理图编辑窗口任何位置，弹出输入文件的对话框，分别在Name栏键入元件名input、SECOND、minute、HOUR和输出引脚output，并用单击拖动的方法参考电路图接好电路,作为本项工程的顶层电路原理设计图。14.全程编译。选择Processing→Start pilation命令，启动全程编译。15.引脚锁定。 选择Assignments→Assignments Edi按模式七设置设置相应引脚。16. 编译文件下载。翻开编程窗和配置文件。首先将适配板上的JTAG口和USB或并口通信线连好，翻开电源，在工程管理窗口选择Tool→Programmer命令，弹出如下图的编程窗口，编程模式选择JPEG，并选中下载文件右侧的第一个小方框。17.设置编程器。选择USB-Blaster，单击左上角的Hardware Setup按钮，在弹出的窗口中设置下载接口方式。向FPGA下载SOF文件前，要选择打钩Program/Configure项，最后单击下载标示符Start按钮，即进入对目标器件FPGA的配置下载操作。当Progress显示出100%以及在底部的处理栏中出现"Configuration Succeeded〞时，便是编程成功。18.观察数码管的秒、分钟和小时的情况。〔六〕实验结果：秒模块编译成功： 生成波形文件成功：仿真成功：数字钟编译成功：仿真成功：选择芯片类型：引脚锁定：下载：〔七〕实验总结：  通过上述的设计编程，调试，下载测试工作之后，实现了数字钟的各种根本功能，其中包括：时，分，秒计数显示功能，清零，调节小时，分钟以及整点报时。中间操作过程中遇到的问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 也都逐一在实验过程中得以解决，比方说对数字钟显示58时便产生高位进位以致产生不精准的改善等。在数字钟的设计过程中，不仅对数字电路原理有了更加深刻的理解，也进一步稳固了对于QuartusII软件平台及VHDL语言编程掌握能力，掌握这门技术为今后更深层次的学习奠定了根底，使自己受益匪浅。