八通道高速信号采集处理(磁盘阵列存储)板MFSS6812硬件说明书

八通道高速信号采集 处理板(磁盘阵列存储) －MFSS6812 硬件说明书 V2.2.1 @ 2008 上海宇志 caspl.cn 高 级 软 件 无 线 电 平 台 ｜ MFSS6812 1 版本修订 最新版： V2.2.1 完成于2011/09/02 替换版本：V2.1.1 完成于2011/05/12 版权声明 © 2008，上海宇志通信技术有限公司。 非商业用途的复制、转载、摘编、修改、抄袭本文档 内容 财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容 ，务必注明出处。 提示 上海宇志建议客户在决定购买产品或者服务，以及确信任何公开信息之前， 阅读有关产品的最新说明。 联系我们 上海市杨浦区国定东路275－8号1313B室（绿地汇创国际） Tel/Fax: 021- 35317305 Email: SPL_20100518@126.com QQ在线: 174632971 http://www.caspl.cn 2 上海宇志通信技术有限公司 1 目 录 第一部分 硬件资源配置................................................................................................................. 2 第二部分 各功能模块硬件连接关系 ............................................................................................. 4 一、电源部分........................................................................................................................... 4 二、DSP（TMS320C6713）部分 .......................................................................................... 6 三、FPGA（EP2S60F1020I4）部分................................................................................... 16 四、四路 IDE 磁盘阵列存储接口 ....................................................................................... 17 五、四片 SDRAM（MT48LC4M32B2）部分 ................................................................... 21 六、USB2.0（CY7C68013）接口部分 ............................................................................... 26 七 网络接口 W5100 .............................................................................................................. 28 八、八通道 AD 采样部分 ..................................................................................................... 29 九、时钟管理部分 ................................................................................................................. 29 十、RS232 电路(UART) ....................................................................................................... 31 十一、RS422 电路 ................................................................................................................ 31 上海宇志通信技术有限公司 2 第一部分 硬件资源配置 板上资源： ◆ 采用 TI 公司的高速浮点型处理器 TMS320C6713B 主频300MHz，达 2400MIPS，具有强大的通用信号处理能力； ◆ 采用 ALTERA 高速高性能 FPGA 芯片 StratixII EP2S60F1020I4，门数资源 非常丰富，可满足目前绝大多数的信号处理硬件编程和控制能力； ◆ 八通道 AD 采样，AD 采用 Analog Device 公司 AD9233芯片，是一款单芯 片、12位、125 MSPS 模数转换器（ADC），采用1.8 V 单电源供电，内 置一个高性能采样保持放大器（SHA）和片内基准电压源，最高采样率可 达125MHz，12位分辩率，模拟带宽最高可达650MHz，可做射频直接带通 采样，采样板 AD 芯片引脚兼容 AD9246，可升级到14位 AD 采样； ◆ 板上参考时钟晶振：10MHz，1PPM，0.5Vpp 温补晶振(可外供参考时钟输 入，板上时钟亦可输出做为其它电路的参考时钟源) ◆ 1片×16Mb 16位总线 FLASH 芯片，用于存储 DSP 运行代码和大量用户非 易失性数据； ◆ 4片×128Mb 32位总线 SDRAM，做 IDE 磁盘阵列缓存； ◆ 1片×64Kb EEPROM，用于存储用户非易失性数据； ◆ 6个用户指示灯； 接口类型： ◆ 1个 FPGA AS 接口； ◆ 1个 FPGA JTAG 接口； ◆ 1个 DSP JTAG 接口； ◆ 2个 RS232串行口； ◆ 1个差分422串行口； ◆ 1个 USB2.0接口，接口芯片为 Cypress 的 CY7C68013，支持480Mbits 高 速传输； ◆ 1个100M 以太网接口，接口芯片为 WIZnet 的 W5100，支持100M 以太网 接口速度传输； 上海宇志通信技术有限公司 3 ◆ 四个磁盘 IDE 接口，最多可支持四个磁盘同时工作； ◆ 22个扩展 IO 口，方便用户扩展接口； 上海宇志通信技术有限公司 4 第二部分 各功能模块硬件连接关系 硬件连接结构如下图所示 一、电源部分 板上电源采用＋5V 外部供电，电源通过板上的 50 芯 SCSI 接口引入，如下 图 1.1 所示 上海宇志通信技术有限公司 5 图 1.1 +5V 电源供电主要分两部分，第一部分是数字基带处理部分，主要供给 DSP、 FPGA 以及外围数字电路模块芯片，第二部分是供应模拟 AD 采样部分，主要供 给前端 AD 驱动放大以及 AD 模拟通道。数字基带处理部分供电中，分别经 U48 和 U50 产生 D3.3V（3.3V）电压，经 U51 产生 D1.2V（1.2V）电压，其中 D3.3V 分别给 DSP 和 FPGA 的 IO 口及其周边芯片 SDRAM 等供电，D1.2V 给 DSP 和 FPGA 的核电压供电；经 U53 和 U52 产生 1.8V 电压，分别给 U7、U8、U13、 U14、U17、U19、U25 和 U22（AD9233）供应模拟电压；经 U49 产生 3.0V 电 压，供给 AD 前端驱动放电电路。接收板正常工作消耗电流 1400mA 左右。 U48 和 U50 的型号为 MAX1951，为得到 U48 输出为 D3.3V，则需满足 R225/R227=3.125，因此（R225/R227+1）*0.8=3.3，为得到 U51 输出为 D1.2V， 则需满足 R233/R235＝0.5，因此（R233/R235+1）*0.8=1.2（注意，为了能让 DSP 工作在 300MHz 的最高主频上，D1.2 网络标号输出应 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 为 1.4V），因此需改动 上海宇志通信技术有限公司 6 R233/R235＝0.75，可选 R235 为 2K 欧。 二、DSP（TMS320C6713）部分 TMS320C6713 的存储空间分配如表 2-1： 存储空间描述 大小（字节） 地址空间 片内 L2 RAM 192K 0x0000 0000–0x0002 FFFF 片内 L2 RAM/Cache 64K 0x0003 0000–0x0003 FFFF 保留 24M - 256K 0x0004 0000–0x017F FFFF 外部存储器接口（EMIF）寄存器 256K 0x0180 0000–0x0183 FFFF L2 寄存器 128K 0x0184 0000–0x0185 FFFF 保留 128K 0x0186 0000–0x0187 FFFF HPI 寄存器 256K 0x0188 0000–0x018B FFFF McBSP0 寄存器 256K 0x018C 0000–0x018F FFFF McBSP1 寄存器 256K 0x0190 0000–0x0193 FFFF Timer0 寄存器 256K 0x0194 0000–0x0197 FFFF Timer1 寄存器 256K 0x0198 0000–0x019B FFFF 中断向量寄存器 512 0x019C 0000–0x019C 01FF 配置寄存器 4 0x019C 0200–0x019C 0203 保留 256K - 516 0x019C 0204–0x019F FFFF EDMA RAM 和 EDMA 寄存器 256K 0x01A0 0000–0x01A3 FFFF 保留 768K 0x01A4 0000–0x01AF FFFF GPIO 寄存器 16K 0x01B0 0000–0x01B0 3FFF 保留 240K 0x01B0 4000–0x01B3 FFFF IIC0 寄存器 16K 0x01B4 0000–0x01B4 3FFF IIC1 寄存器 16K 0x01B4 4000–0x01B4 7FFF 保留 16K 0x01B4 8000–0x01B4 BFFF McASP0 寄存器 16K 0x01B4 C000–0x01B4 FFFF McASP1 寄存器 16K 0x01B5 0000–0x01B5 3FFF 上海宇志通信技术有限公司 7 保留 160K 0x01B5 4000–0x01B7 BFFF PLL 寄存器 8K 0x01B7 C000–0x01B7 DFFF 保留 264K 0x01B7 E000–0x01BB FFFF Emulation 寄存器 256K 0x01BC 0000–0x01BF FFFF 保留 4M 0x01C0 0000–0x01FF FFFF QDMA 寄存器 52 0x0200 0000–0x0200 0033 保留 16M - 52 0x0200 0034–0x02FF FFFF 保留 720M 0x0300 0000–0x2FFF FFFF McBSP0 数据端口 64M 0x3000 0000–0x33FF FFFF McBSP1 数据端口 64M 0x3400 0000–0x37FF FFFF 保留 64M 0x3800 0000–0x3BFF FFFF McASP0 数据端口 1M 0x3C00 0000 – 0x3C0F FFFF McASP1 数据端口 1M 0x3C10 0000 – 0x3C1F FFFF 保留 1G + 62M 0x3C20 0000 – 0x7FFF FFFF EMIF CE0 256M 0x8000 0000 – 0x8FFF FFFF EMIF CE1 256M 0x9000 0000 – 0x9FFF FFFF EMIF CE2 256M 0xA000 0000 – 0xAFFF FFFF EMIF CE3 256M 0xB000 0000 – 0xBFFF FFFF 保留 1G 0xC000 0000 – 0xFFFF FFFF 表 2-1 DSP 正常工作的连接除了 IO 电压 3.3V 和核电压 1.2V 供电之外，还需设计 如下几个方面的电路： ◆ 工作模式 ◆ 复位控制 ◆ 锁相环供电电路 ◆ 时钟 ◆ JTAG 调试接口配置 工作模式： 上海宇志通信技术有限公司 8 工作模式通过 R164～R171 进行配置（如图 2.1），配置内容参考 TMS320C6713 的数据手册，查看相应引脚的功能配置。 图 2.1 在这里要注意的是，NC 表示的含义是 NO CONNECT，即电路板默认状态是不 焊接此元件的，另外 BootSEL 网络标号通过拨码开关的设置用于选择仿真器调 试模式还是 FLASH 加载模式，实际使用中要特别引起注意。 TMS320C6713 提供了 2 种引导方式：主机加载和外接 FLASH(ROM Boot) 加载。 当选择主机加载（host boot）模式时，核心 CPU 停留在复位状态，芯片其 余部分保持正常状态。引导过程中，外部主机通过主机接口（HPI）初始化 CPU 的存储空间。完成所有的初始化工作后，主机向接口（HPI）控制寄存器 DSPINT 位（位于 HPIC 寄存器）写 1，结束引导过程。此时 CPU 退出复位状态，开始执 行地址 0 处的指令。主机加载模式下，可以对 DSP 所有的存储空间进行读/写。 当选择 FLASH 加载模式时，CPU 在复位信号无效之后，仍保持复位状态， 此时位于外部 CE1 空间的 FLASH 中的 1KB 代码通过 EDMA 被搬入地址 0 处， 搬移的位数大小由 boot mode 的配置确定。 传输完成后，CPU 退出复位状态，开始执行地址 0 处的指令。用户可以指 定外部加载 FLASH 的存储宽度，由 boot mode 的配置确定，EMIF 会自动将相邻 的 8bit/16bit 数据合成为 32bit 的指令。FLASH 中的程序存储格式应当与芯片的 Endian 模式设置一致。 在实际应用中，为了获得较高的运行速度，通常要把低速 FLASH 中的代码 上海宇志通信技术有限公司 9 传送到高速 RAM 中执行，但大部分应用程序都要超出 1KB，显然上述的 FLASH 引导过程不能满足全部程序传输的需要，这就需要开发人员自己编写一段“二级 引导程序”来完成剩下的传输工作。需要注意的是，“二级引导程序”要被放在 CE1 空间 FLASH 的起始处。整个 FLASH 引导方式的工作过程如下： ①设备复位，CPU 从 CE1 空间的起始处拷贝１KB 数据到地址０处。所拷贝的 这些数据就包含用户编写的二级引导程序。 ②拷贝结束，CPU 退出复位状态，从地址０处开始运行二级引导程序。该引导 程序按要求将 FLASH 中的应用程序拷贝到 RAM 的指定位置。完成后，引用 C 程序入口函数 c_int00()。 ③c_int00()函数初始化 C 语言运行环境，然后开始运行应用程序。 本开发板中，对于工作模式的配置，主要由 R29～R36 上拉或下拉电阻完成。 复位控制： 复位控制电路通过 MAX823EUK-S 看门狗芯片来实现，如图 2.2 所示 图 2.2 实际电路设计中没有让 MAX823 发挥看门狗的功能，而是起着对复位信号的延迟 作用，并通过 SW1 复位按钮能够重新复位电路。 对于 6713 的复位电路较为简单，只需按照数据手册上的时序要求（Reset Timing）设计即可。 锁相环供电电路： TMS320C6713的PLL锁相环输入电压通过U36滤波之后给入给PLLHV管脚（如 图 2.3），以减少时钟输出的相位噪声。 上海宇志通信技术有限公司 10 图 2.3 时钟： 开发板中，CLKMODE0 上拉至 3.3V 为高，CLKIN（DSP 工作时钟） 和 ECLKIN （External EMIF input clock source 外部存储器接口输入时钟）为 25MHZ。根 据DSP的PLL控制器可以配置不同频率的时钟信号用于CPU的内核，外部存储器、 McASP、数据地址总线等外设。6713 的时钟结构如图 2.4： 图 2.4 TMS320C6713 的时钟配置可以由 PLL 控制/状态寄存器 PLLCSR、倍频系数 PLLM 以及 PLLDIVx 和 OSCDIV1 等相关寄存器进行设置。相关寄存器的描述 如表 2-2、表 2-3、表 2-4、表 2-5。 上海宇志通信技术有限公司 11 表 2-2 表 2-3 上海宇志通信技术有限公司 12 表 2-4 表 2-5 JTAG 连接： JTAG 具体连接可详细参考 TMS320C6713 的数据手册“TMS320C6000 Peripherals Reference Guide.pdf”第 699 页（注意：布线时 JTAG 口与 DSP 连线 上海宇志通信技术有限公司 13 应尽量短）（如图 2.5）。 图 2.5 EMIF接口, 存储空间的配置： EMIF 接口由 CE0、CE1、CE2、CE3 共 4 个存储空间，每个存储空间寻址 范围为 256M 字节 ，数据总线宽度为 32bit ，支持的存储器类型有 SDRAM 、 SBSRAM 、SRAM、Flash 等。其输入时钟由外部 ECLKIN 引脚提供或内部 SYSCLK3 提供。 EMIF 接口相关信号如图 2.6： 上海宇志通信技术有限公司 14 图 2.6 ECLKIN：为 EMIF 外部时钟输入； ECLKOUT：为 EMIF 工作时钟 有 2 个来源：ECLKIN 和 SYSCLK3 ，可 由 EKSRC 寄存器（DEVCFG.[4]）配置选择 ，EKSRC = 0 时，选中 SYSCLK3 （默认）EKSRC = 1 时，选中 ECLKIN； ED[31:0]：为 32 位数据总线，对应原理图中的 TED[31:0]网络； EA[21:2]：为 20 位地址总线，对应原理图中的 TEA[31:0]网络； 0]:CE[3 : 为存储空间选择信号，对应原理图中的 TCE0n、TCE1n、TCE2n、 TCE3n、网络； 0]:BE[3 : 为字节使能信号，对应原理图中的 TBE0n、TBE1n、TBE2n、TBE3n ARDY：异步存储器数据就绪信号； AOE / SDRAS / SSOE : 为异步存储器读出使能信号/SDRAM 行选通信号 /SBSRAM 读出使能信号, 对应原理图中的 TSDRASn 网络； ARE / SDCAS/ SSADS：为异步存储器读使能信号/ SDRAM 列选通信号/ 上海宇志通信技术有限公司 15 SBSRAM 地址选通信号, 对应原理图中的 TSDCASn 网络； AWE / SDWE / SSWE :为异步存储器写使能信号 /SDRAM 写使能信号 / SBSRAM 写使能信号, 对应原理图中的 TSDWEn 网络； HOLD : EMIF 总线保持请求信号； AHOLD :EMIF 总线已保持确认信号； BUSREQ： EMIF 总线请求标志信号。 在开发板上，DSP 与外部存储器件的通信主要通过 EMIF 接口总线来完成， 如图 2.7 所示 图 2.7 上海宇志通信技术有限公司 16 U37（39VF1601）为 1Mx16bit 的 FLASH，接在 DSP 的 CE1 空间，地址范 围为 0x90000000-0x90200000，与 DSP 地址总线 TEA21～T2 20 根地址总线刚好 完全匹配。对 FLASH 进行写操作时，首先需要对它进行擦除之后才能写操作， 而这中间涉及到擦除和写的命令控制字，具体参考 SST39VF1601 的数据手册。 在使用 EMIF 接口访问外部存储器件时，根据外部存储器件的特性，还需要 配置相关的寄存器 GBLCTL、CExCTL、SDCTL、SDTIM、SDEXT 等，具体的 配置参数请参考相关数据手册。 此外，DSP 的地址总线、数据总线及控制线与 FPGA 相连，因此与 FPGA 的数据交互也是通过 EMIF 总线访问来完成。 三、FPGA（EP2S60F1020I4）部分 FPGA 的 JTAG 和 AS 的配置电路如图 3.1，AS 配置芯片采用 EPCS64，这里 需要注意的是 FPGA 的时钟接口，其内部的 PLL 输入需要专用时钟引脚输入。 图 3.1 FPGA 与 DSP、SDRAM、USB，以太网口及 8 路 AD 采样接口通过 IO 的配 置来完成，开发当中只需找到它们之间的连接关系即可。 上海宇志通信技术有限公司 17 四、四路 IDE 磁盘阵列存储接口 IDE 的英文全称为：Integrated Drive Electronics，就是集成磁盘电路设备。IDE 硬盘使用 40 芯的接口与主板连接。接口信号定义如下表 4.1，其中“-信号’’表 示低电平有效。 表 4.1 板上设计了四路 IDE 磁盘阵列存储接口，用于做高速大容量数据存储用途， 接口原理图如图 4.1 所示 上海宇志通信技术有限公司 18 图 4.1 详细设计 IDE 磁盘读写操作请参考“ANSI+INCITS+361-2002_out.pdf”文档， 这里以 IDE Ultra DMA mode5 设计为例介绍一下涉及到的文档资料内容。 步骤 1： 在对硬盘进行配置之前，首先需复位硬盘，参考 文档内容。 上海宇志通信技术有限公司 19 步骤 2： 设置 FEATURES 寄存器，请参考 对以下几个寄存器进行设置 配置内容包括，选择硬盘、开中断（INTRQ）、选择 Ultra DMA MODE 5 传输模 式等，设置后就可以对硬盘对行 DMA 读写操作了。 步骤 3： DMA 写操作，选择 48 位地址模式的 Ultra DMA 传输，其数据流方向为主控 设备到硬盘，请参考 分别对以下寄存器进行设置 Sector Count 设置每一次传输的字长，LBA Low、LBA Mid、LBA High 设置 48 位地址长度，Device 寄存器选择硬盘等，配置完成后请参考以下内容 要严格按照其步骤操作状态及时序控制。 步骤 4： 上海宇志通信技术有限公司 20 DMA 读操作，选择 48 位地址模式的 Ultra DMA 传输，其数据流方向为硬盘 到主控设备，请参考 分别对以下寄存器进行设置 Sector Count 设置每一次传输的字长，LBA Low、LBA Mid、LBA High 设置 48 位地址长度，Device 寄存器选择硬盘等，配置完成后请参考以下内容 要严格按照其步骤操作状态及时序控制。 步骤 5： 在步骤 3 和步骤 4 中，伴随着数据流的传输，主控设备需对传输的数据进行 CRC 校验，并把第一次传输的校验结果在 DMACK-信号 Negated 沿时刻锁存入 磁盘中，请参考 CRC 校验原理如下图 4.2 所示 上海宇志通信技术有限公司 21 图 4.2 CRC 并行生成多项式如表 4.2 所示 表 4.2 五、四片 SDRAM（MT48LC4M32B2）部分 考虑硬盘 DMA 读写操作中涉及到到对 DMA 读写控制寄存器的重新配置以 及等待等内容，因此表现在数据流上是不连续的，断续的时间最长约几十毫秒以 内，对于 AD 采样等数据流连续的设计而言，需要对 DMA 传输断续的这段时间 上海宇志通信技术有限公司 22 对数据流进行缓存，我们知道 SDRAM 具有容量大，价格便宜等优点，因此板上 选用四片 SDRAM 进行缓存，但它也有缺点，比如时序控制相对复杂，需要额外 刷新等操作等，刷新让数据流也表现出不连续，但可以通过在 FPGA 内容做一个 小容量的 FIFO 来解决。 U30、U31、U32、U33（MT48LC4M32B2）为 1Mx32x4Banks 共 128Mbits 的 SDRAM，地址总线、数据总线与控制线与 FPGA 的 IO 口进行连接，通过 FPGA 的时序编程控制来完成对 SDRAM 的读写操作。 详细设计 SDRAM 读写操作请参考 “MT48LC4M32B2TG_128MbSDRAMx32.pdf”文档，这里介绍一下读写 SDRAM 涉及到的主要文档内容。 步骤 1： 初始化（复位）SDRAM 操作，请参考步骤 在第 12 步中对 MODE Register 进行设置，请参考图 5.1 上海宇志通信技术有限公司 23 图 5.1 这里配置 Burst Length 为 Full Page 模式，CAS 延迟两个时间， 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 运行模式。 在进行步骤 2，3，4 之前，首先了解一下表 5.1 的内容 表 5.1 它定义了 NOP 操作、激活操作、读写操作、以及预冲、刷新等操作的控制信号 状态。 步骤 2： SDRAM 写操作，在写操作前需要激活相应的 Bank，如下图 5.2 所示 上海宇志通信技术有限公司 24 图 5.2 在这里注意控制信号的时序关序以及开始写周期后的信号延迟和 NOP 周期问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 ，写 Burst 模式控制如图 5.3 所示 图 5.3 上海宇志通信技术有限公司 25 步骤 3： SDRAM 读操作，在读操作前需要激活相应的 Bank，如下图 5.4 所示 图 5.4 在这里注意控制信号的时序关序以及开始读周期后的信号延迟和 NOP 周期问 题，读 Burst 模式控制如图 5.5 所示 上海宇志通信技术有限公司 26 图 5.5 步骤 4： SDRAM 刷新操作，MT48LC4M32B2 需在 64ms 内对 4096 行进行刷新操作， 可以设计两种刷新方式，一种是平分 64ms 进行刷新，即每 15.6us 刷新一行，另 一种是集在刷新，即在 64ms 内集中一段时间对 4096 行进行刷新， 六、USB2.0（CY7C68013）接口部分 USB2.0 接口采用 CY7C68013-56 接口芯片，它的外围电路简单，其 16 位数 据 FIFO 总线及各控制线连线引到 FPGA 的 IO 口上（如图 6.1），方便可编程芯 片对其数据传输进行控制。而与计算机的接口通过 USB2.0 接口线与一四芯 USB 插座相连。 上海宇志通信技术有限公司 27 图 6.1 USB 接口通常采用同步读写方式进行数据传输，图 6.2 分别是其从 FIFO 模 式异步读写时序 图 6.2(1)从 FIFO 同步读 上海宇志通信技术有限公司 28 图 6.2(2)从 FIFO 同步写 此外，详细的开发文档参考 CY7C68013 的数据手册及 FX2 TechRefManual 资料。 七 网络接口 W5100 网络接口连接如图 7.1 所示， 图 7.1 网络接口连接图 网络接口芯片 W5100 设计可参考说明书 \datasheet\others datasheet\W5100_AN_SPI[1].pdf W5100 芯片数据通信引脚通过 FPGA 接口相连与 DSP 通信，接口可用 SPI 接口 和 8 位并行总线接口传输，例子中用的是 8 位总线接口。 上海宇志通信技术有限公司 29 八、八通道 AD 采样部分 板上 AD 采用 Analog Device 公司 AD9233-125 芯片，是一款单芯片、12 位、 125 MSPS 模数转换器（ADC），采用 1.8 V 单电源供电，内置一个高性能采样保 持放大器（SHA）和片内基准电压源，最高采样率可达 125MHz，12 位分辩率， 模拟带宽最高可达 650MHz，可做射频直接带通采样，采用差分驱动时，AD9233 能够实现最佳性能，如图 8.1 所示 图 8.1 如图所示，模拟中频信号经电容交流耦合后进入放大通道，U10（AD8138）把 单端信号转成差分信号后输入到 AD 差分输入端，注意驱动部分用的电阻最好选 用 1%电阻或精度更高。AD9233 输入时钟为差分输入，通过 U11（FIN1027）获 得。 九、时钟管理部分 时钟管理部分电路如图 9.1 上海宇志通信技术有限公司 30 图 9.1 U40 为-20oC~+70oC 稳定度 1ppm 的 10MHz 准正弦输出温补晶振，输出幅度在 500mVpp 左右，通过 U39（AD8012）的整形和放大之后给入锁相环 ICS525， ICS525 时钟频率输入输出关系为 输入为 10MHz 时钟，为得到 25MHz 输出时钟，选择 VDW＝17，［S2：S0］＝ 上海宇志通信技术有限公司 31 “011”，RDW=3(注意焊接 10K 电阻相应位设置为‘0’，不焊相应位设置为‘1’)。 十、RS232 电路(UART) RS232 电路如图 10.1 所示 图 10.1 LVTTL到RS232电平转换采用ADM3202EARW芯片，LVTTL端与 FPGA 的 IO 相连，RS232 电平端可直接与计算的串口线相连进行通讯。 十一、RS422 电路 RS422 电路如图 11.1 所示 图 11.1 LVTTL 到差分 RS422 电平转换采用 MAX3488 芯片，LVTTL 端与 FPGA 的 上海宇志通信技术有限公司 32 IO 相连，RS422 差分电平端输入/输出两根差分电平信号供对外接口。 无线 售的 验的 收机 高动 的开 上海宇志 线电、阵列 的高新技术 的高技术人 上海宇志 机开发验证 动态、高 开发使用需 专注 专 志通信技 列干扰抗 术企业。 人才组成 志通信技 证平台， 灵敏度、 需求。 于 GN 专注于通 专注于 技术有限公 抗干扰、高 公司研发 成，为客户 技术有限公 阵列信号 抗干扰等 SS/BD 通信信号 于卫星导 公司是一家 高速数据采 发团队主要 户提供卫星 公司有志于 号处理类平 等关键技术 D2 卫星 号处理/ 导航/阵 家专门从事 采集等相关 要由具有多 星导航通信 于功能更强 平台产品推 术上不断积 星导航软 /软件无 阵列天线 事卫星导航 关技术产 多年卫星 信开发提供 强大的 GP 推陈出新 积累新技 软硬件接 无线电平 线干扰抗 上海宇志 Tel/F Ema QQ 在 关 航开发、 品设计、 导航通信 供成熟的解 PS/GNSS/ 。在导航 术，以满 接收机平 平台研发 抗干扰平 志 上海市 1313B Fax ail 在线 021- SPL_2 17463 于宇志 通信信号 开发、技 信核心技术 解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 /北斗二代 航接收机的 满足各大研 平台研发 发 平台研发 市杨浦区国定 室（绿地汇 35317305 20100518@1 32971 号处理、软 技术服务和 术研究开发 。 代卫星导航 的快速捕获 研究所、高 发 发 定东路 275- 汇创国际） 126.com sp 软件 和销 发经 航接 获、 高校 -8 号 八通道高速信号采集处理(磁盘阵列存储)板MFSS6812硬件说明书1.pdf 八通道高速信号采集处理(磁盘阵列存储)板MFSS6812硬件说明书2.pdf swr-用户手册-封底.pdf