EDA报告(数字频率计

课 程 设 计 说 明 书 课程 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 名称： EDA技术课程设计 题 目： 学 生 姓 名： 专 业： 学 号： 指 导 教 师： 胡 兵 日期：2009年 6月 20 日 1 前言 1.1序言 在电子工程，资源勘探，仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具。频率测量也是电子测量技术中最基本最常见的测量之一。不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。目前，市场上有各种多功能、高精度、高频率的数字频率计，但价格不菲。为适应实际工作的需要，本文在简述频率测量的基本原理和方法的基础上，提供一种基于FPGA的数字频率计的设计和实现过程，本 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 不但切实可行，而且具有成本低廉、小巧轻便、便于携带等特点。 1.2 设计背景 在eda(电子设计自动化)在电子设计中起着越来越重要的作用的时候，我们进行EDA课程设计，以增强我们的动手和综合能力。我们选择了数字频率计设计这个课题，因为数字频率计的应用范围很广。数字频率计在测量其他物理量如转速、振动频率等方面也获得广泛应用。数字频率计的设计方法也有多种，如模拟数字方法，单片机设计，基于fpga用verilog设计方法。由于Verilog HDL设计有诸多优点，所以我们选择了Verilogs设计方法。 1.3 数字频率计分类 国际上数字频率计的分类很多。按功能分类，因计数式频率计的测量功能很多，用途很广。所以根据仪器具有的功能，电子计数器有通用和专用之分。    (1)通用型计数器：是一种具有多种测量功能、多种用途的万能计数器。它可测量频率、周期、多周期平均值、时间间隔、累加计数、计时等；若配上相应插件，就可测相位、电压、电流、功率、电阻等电量；配上适当的传感器，还可进行长度、重量、压力、温度、速度等非电量的测量。    (2)专用计数器：指专门用来测量某种单一功能的计数器。如频率计数器，只能专门用来测量高频和微波频率；时间计数器，是以测量时间为基础的计数器，其测时分辨力和准确度很高，可达ns数量级；特种计数器，它具有特种功能，如可逆计数器、予置计数器、差值计数器、倒数计数器等，用于工业和白控技术等方面。数字频率计按频段分类  (1)低速计数器：最高计数频率＜10MHz；  (2)中速计数器：最高计数频率10—100MHz；  (3)高速计数器：最高计数频率＞100MHz；  (4)微波频率计数器：测频范围1—80GHz或更高。 1.4 设计目标和实施 计划 项目进度计划表范例计划下载计划下载计划下载课程教学计划下载 目标：能测量输入信号的频率，频率范围为1HZ-999999HZ，波形可以是正弦波，三角波，方波和其他任何有固定频率的信号，信号的幅值0.5-5V。 利用Quartus 软件平台上建立计数器电路的顶层电路文件并完成编译和仿真。 利用protel画出整体系统的原理图。 实施计划：1）在quartus Ⅱ软件上利用verilog hdl设计出五个模块并完成各功能模块的编译仿真。 2）在软件中用原理图方式把各功能模块连接成一个整体系统，并对其进行编译和功能仿真。 3）整体系统仿真成功后，选择相应的芯片，对其分配引脚. 4）利用设计好的芯片，在protel中完成整体系统电路图的绘制。 2 总体方案设计 2.1方案比较 方案一：它由一个测评控制信号发生器TESTCTL,一个有时钟使能的计数器，一个锁存器reg和一个译码器encode组成。 频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。这就要求TESRCTL能产生一个1s脉宽的周期信号，并对频率计的每一个计数器CNT10的ENA使能端进行同步控制。当TETEN高电平时允许计数，并保持其所计的数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1s的计数值锁存进锁存器REG中，并由外部的7段译码器译出并稳定显示。 图2.1 方案一测频法数字频率计框图 方案二：本方案使用的是数字编译码集成电路和无线电收发模块，可显示呼叫床位的号码或房间号码。发送端发出信号后送入编码器，编码器输出特定的脉冲对发射机经行调制，由发射机向空间辐射无线电波。接收端在接收到信号后送由与编码器配套的解码器中，解码器将信号分别送到译码显示器去控制指示灯和声音集成电路去控制扬声器。系统总体构成包括编码发射部分、接收译码部分、译码显示部分、声音集成放大部分与电源部分共五个模块，系统组成框图如图2.2所示。 图2.2 等精度数字频率计框图 2.2 方案论证 上面两种方案都能够达到设计目的。都有其优点和缺点，下面进行论证。 方案一：测频法测量。就是用计数器计算1S内输入信号周期的个数。原理简单明了，用Verilog语言编写出来的系统精度很高，仿真时几乎没有误差。其实现电路也比较简单，仅用ＦＰＧＡ芯片加上外围电路，如晶振电路，复位电路，ＪＴＡＧ下载电路，电源电路等就可以实现系统数字频率计的功能！但如果要做成实物的话，在测量低频时频率的量化误差就会对测量精度产生严重影响，此时应该采用测周期法间接测量频率。 方案二：等精度频率计。此种方案能够保证计数器的工作时间恰好等于被测信号的完整周期数，这保证了信号在任何频率条件下都能保持恒定精度。系统对信号进行计数后还需要运用单片机进行处理，才能得到其频率。本方案原理较第一方案要复杂一些，但是精度得到了保证。但系统的核心只有一部分能用VERILOG描述处来，数据的处理还得靠单片机来执行，所以系统整体电路较为复杂。做成实物之后的成本也会大幅上升。 2.3方案选择 由于我们我们第一次进行EDA设计，知识和经验都不丰富。第一种方案原理简单明了而且很容易实现，第二种方案原理较为复杂而且还要用到单片机，增加了设计难度，也不利于节约成本。所以，我们决定采用第一种方案即直接测频法数字频率计。 3.单元模块电路设计 本节主要介绍系统各单元模块的具体功能、电路结构、工作原理、以及各个单元模块之间的联接关系；同时本节也会对相关电路中的参数计算、元器件选择、以及核心器件进行必要说明。 3.1各单元模块功能介绍及电路设计 本系统主要分为5个单元模块，它们分别是：分频器模块、测频控制信号发生器模块、24位锁存器模块、7段译码器模块、十进制计数器模块。各单元模块功能及相关电路的具体说明如下。 3.1.1分频器模块设计 1、分频器模块的具体功能 输入信号：CLK 实验平台上的2Hz时钟信号。 输出信号：CLKDIV2 输出1Hz标准信号。 逻辑功能：对输入信号进行二分频，提供测频控制信号发生器所需要的1Hz标准输入信号。 2、分频器模块的Verilog源代码 module div2(clk,clkdiv2); input clk; output clkdiv2; reg clkdiv2; always@(posedge clk) clkdiv2<=~clkdiv2; endmodule 3、分频器模块的RTL级原理图 …… 图3.1 分频器模块RTL级原理图 3.1.2 测频控制信号发生器模块设计 1、具体功能 输入信号：CLKDIV2 1Hz标准输入信号。 输出信号：TSTEN 计数时能信号； CLR-CNT 计数器清零信号； LOAD 锁存信号。 逻辑功能：产生1s脉宽的周期信号，并根据测频需要产生相应的计数器清零信号和锁存器锁存信号。 2、Verilog源代码 module testct1(clkdiv2,tsten,clr_cnt,load); input clkdiv2; output tsten,clr_cnt,load; reg clr_cnt; wire tsten,load; reg div2clk; always@(posedge clkdiv2) div2clk<=~div2clk; always@(clkdiv2 or div2clk) begin if(!clkdiv2 & !div2clk) clr_cnt<=1; else clr_cnt<=0; end assign load=~div2clk; assign tsten=div2clk; endmodule 2、RTL原理图 图3.2 测频控制信号发生器模块RTL级原理图 3.1.3 24位锁存器模块设计 1、具体功能 输入信号：LOAD锁存器锁存信号DIN0，DIN1，DIN2，DIN3，DIN4，DIN5，DIN6，DIN7， 8个十进制计数器输出的4位BCD码。 输出信号：DOUTL[27..0] 低7位输出显示的BCD码； DOUTH[3..0] 最高位输出的BCD码。 逻辑功能：当LOAD信号上跳时，将输入的8位BCD码送到输出端，由于接收的是8个计数器的输出信号，因此输入信号是8个4位而不是1个32位。输出信号中低7位不需要译码，最高位又需要译码，所以采用两个信号分开输出。 2、Verilog源代码 modulereg2(load,din0,din1,din2,din3,din4,din5,dout0,dout1,dout2,dout3,dout4,dout5); input load; input[3:0]din0,din1,din2,din3,din4,din5; output[3:0] dout0,dout1,dout2,dout3,dout4,dout5; reg[3:0]dout0,dout1,dout2,dout3,dout4,dout5; always@( load) begin dout5[3:0]<=din5[3:0]; dout4[3:0]<=din4[3:0]; dout3[3:0]<=din3[3:0]; dout2[3:0]<=din2[3:0]; dout1[3:0]<=din1[3:0]; dout0[3:0]<=din0[3:0]; end endmodule 3、RTL级原理图 图3.3 24位锁存器模块的RTL级原理图 3.1.4十进制计数器模块 1 、具体功能 输入信号：ENA 输入时钟使能信号； CLR 输入清零信号； CLK 输入时钟触发信号。 输出信号：CQ[3...0] 输出BCD码； CARRY-OUT 输出计数器进位信号。 逻辑功能：ENA为高电平时计数，CLK位输入时钟变量，CLR为高电平时计数器清零，当计数器计到9时，CARRY-OUT为高电平。 2 、Verilog源代码 、module cnt10(clk,clr,ena,cq,carry_out); input clk,clr,ena; output [3:0] cq; reg [3:0]cq; output carry_out; reg carry_out; always@(posedge clk or posedge clr) begin if(clr) cq<=0; else if(ena) if(cq==9) begin cq<=0;carry_out<=1; end else begin cq<=cq+1;carry_out<=0; end end；endmodule 3、六位十进制计数器级联RTL原理图 图3.4 6位级联十进制计数器模块的RTL级原理图 4、十进制计数器RTL原理图 图3.5 十进制计数器的RTL级原理图 3.1.5 7段译码器模块 模块具体功能 输入信号：DIN[31..28] 输入4位BCD码。 输出信号：DOUT[38..32] 输出4位BCD码对于的7位二进制码。 逻辑功能：将4位BCD码译成数码管显示的7位二进制码。 VERILOG源代码： Module encode2(din0,din1,din2,din3,din4,din5,dout0,dout1,dout2,dout3,dout4,dout5); input [3:0]din0,din1,din2,din3,din4,din5; output[7:1]dout0,dout1,dout2,dout3,dout4,dout5; reg[7:1] dout0,dout1,dout2,dout3,dout4,dout5; always@(din0) begin case(din0) 4'b0000:dout0<=7'b1111110; 4'b0001:dout0<=7'b0110000; 4'b0010:dout0<=7'b1101101; 4'b0011:dout0<=7'b1111001; 4'b0100:dout0<=7'b0110011; 4'b0101:dout0<=7'b1011011; 4'b0110:dout0<=7'b0011111; 4'b0111:dout0<=7'b1110000; 4'b1000:dout0<=7'b1111111; 4'b1001:dout0<=7'b1111011; default:dout0<=7'b0000000; endcase end always@(din1) begin case(din1) 4'b0000:dout1<=7'b1111110; 4'b0001:dout1<=7'b0110000; 4'b0010:dout1<=7'b1101101; …… RTL原理图 图3-1-1 7段译码器模块的RTL级原理图 3.2电路参数的计算及元器件的选择 下面就电源电路，时基电路，放大整形电路以及扩展电路中的参数计算以及元器件的选择进行说明。 3.2.1电源电路 如图所示电路为输出电压+5V、输出电流1.5A的稳压电源。它由电源变压器B，桥式整流电路D1～D4，滤波电容C1、C3和一只固定式三端稳压器(7805)极为简捷方便地搭成的。 交流低压，经过桥式整流电路D1～D4和滤波电容C1的整流和滤波，在固定式三端稳压器LM7805的Vin和GND两端形成一个并不十分稳定的直流电压。此直流电压经过LM7805的稳压和C3的滤波便在稳压电源的输出端产生了精度高、稳定度好的直流输出电压。本稳压电源可作为其他模块+5v的电源。 按输出电流应为10%的余量，可取 输出I最大值为1.1A 通过计算，得：C1=3014 uf。因此取C1=3300uf V2=9.9V,为了留有余量取10.5V. 反向耐压的计算 桥式整流电路中，每个整流二极管在交流网中电压最高时承受的最大反向峰值电压为 =16.3V 为了安全起见，应取Vrm为25V 正向电流 桥式整流电路中，每个整流二极管的正向电流平均值为输出电流的一半，其最大值应是( )max=1/2 Io max=0.55A 由于在接通电源的瞬间有相当大的冲击电流通过整流管，因此，整流管的参数If（正向电流平均值）应比上述值大0.5—2倍，则If应取1A 根据上述计算，可选用1A/25V的桥堆。 三端稳压器的选用 78系列集成三端稳压器按最大输出电流的不同，每个系列分为若干档，根据本电路的要求选择7805AC（最大输出电流为0.1A）集成三端稳压器即可满足要求。 电容C2的选用 电容C2主要是为了减小稳压电源输出端由输入电源引起的低频干扰，其数值在100uF左右即可。 晶振、电容等元件的选择…… 3.2.2时基电路 晶时基电路的作用主要是产生一个标准的时间信号（高电平持续一秒），由定时器555构成的多谐振荡器产生（当标准时间的精度要求较高时，应通过晶振体振荡器分频获得）。若振荡器的频率为0.8Hz，则T1=1s，T2=0.25s。由公式T1=0.7（R1+R2）C和T2=0.7R2C，可计算出电阻值R1、R2及电容C的值。若取电容C=10uF，则 R2=T2/0.7C=35.7k 取标称值36 R1=(T1/0.7C)-R2=107 取R1=47 ,RP=100 3.2.3复位电路 …主要产生一个持续的高电平电压，作为复位的脉冲 3.2.4放大整形电路 放大整形电路由晶体管3DG100与74LS00等组成，其中3DG100组成放大器将输入频率为fx的周期信号如正弦信号、三角波等进行放大。与非门74LS00构成施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲。 3.2.5扩展电路设计 扩展电路如下图所示，该电路可实现频率量程的自动切换，其工作原理是：当被测量信号频率升高，千位计数器已满，需要升量程时，计数器的最高位产生进位脉冲Q3，送到由74LS92与两个D触发器共同构成的进位脉冲采集电路。 进位脉冲采集电路的作用是使电路工作稳定，避免当千位计数器计到8或9时，产生小数点的跳动。第二个D触发器用来控制情“0”，即有进位位脉冲电路不清“0”，而无进位时则清“0”。 当被测频率降低需要转换到低量程时，可用千位是否为0来判断。在此利用千位译码器74LS48的灭零输出RBO，当RBO端为零时，输出为零，这时就需要降量程。因此，取其非作为地址计数器74LS90的清“0”脉冲，为了能把高位多余的零熄灭，只需把高位的灭零输入端RBI接地，同时把高位的RBO与低位的RBI相连即可，有此可见，只有当检测到最高位为“0”，并且在该1秒内没有进位脉冲时，地址计数器才清“0”复位，即转换到最低量程，然后按升量程的原理自动换挡，直至找到合适的量程。若将地址译码器74LS138的输出取非，变成高电平以驱动显示的小数点h，则可显示扩展的频率范围。 3.3特殊器件的介绍 本系统中主要使用了如下一些功能器件：……。下面就这些器件的功能特点、主要参数和使用方法作相应说明。 X器件介绍 器件的功能、引脚、参数、使用方法…… 表3-1 MC34063A的参数表（样式：标题4,图表标题） 3.4 单元模块之间的连接 4 软件设计 4.1 设计原理及Quartus II介绍 4.1.1 设计原理 本数字频率计核心部分由EDA软件Quartus II进行设计，综合，仿真，下载。具体步骤如下： 1）用Verilog HDL设计出各个部分模块，并对各个模块进行仿真测试。 2）将Verilog语言程序综合生成功能模块图，根据要求连接好各个模块，并进行综合和总体仿真。 3)根据需求选择相应的芯片，对其进行引脚分配，以便于将Verilog实现的数字频率计下载到相应的芯片上。 4.1.2 Quartus II介绍 1.Quartus II是Altera公司推出的CPLD/FPGA开发工具，Quartus II提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括： 1）可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体文件；  2) 芯片（电路）平面布局连线编辑； 3) LogicLock增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块； 功能强大的逻辑综合工具； 4) 完备的电路功能仿真与时序逻辑仿真工具；定时/时序分析与关键路径延时分析；可使用SignalTap II逻辑分析工具进行嵌入式的逻辑分析； 5) 支持软件源文件的添加和创建，并将它们链接起来生成编程文件；使用组合编译方式可一次完成整体设计流程；自动定位编译错误；高效的期间编程与验证工具； 6) 可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。 4.2 软件设计结构图 rt 图4.1 数字频率计Quartus Ⅱ设计结构图 4.3 设计流程框图 Quartus Ⅱ原理图设计：主要完成数字频率计核心系统的原理图设计和仿真测试。 图4.2 数字频率计Quartus Ⅱ设计流程图结构图 Protel 99SE电路原理图设计：完成整个数字频率计及外围电路的原理图设计 图4.3 数字频率计系统Protel99SE设计流程图 5系统调试 5.1 测频控制信号发生器模块仿真调试 调试内容：利用quartusⅡ软件进行波形仿真，对此模块输入1HZ标准输入信号。重点观察清零信号clr_cnt,锁存信号load,计数使能信号TSTEN的输出波形和对应时序关系是否正确。 图4-2-1 测频控制信号发生器仿真波形（有毛刺） 图5.1 测频控制信号发生器模块仿真波形（有毛刺） 调试结果： 可以看出清零信号由于竞争冒险出现了毛刺。由于刚好出现在锁存信号的上升沿，所以会严重影响锁存信号的输出，后面进行全系统仿真时输出就会变成全零，因为数据被先清零了。所以要设法去掉毛刺。我们用了加入一个触发器的方法成功消除了毛刺，结果如下！ 图5.2 测频控制信号发生器模块仿真波形（毛刺消除） 5.2 24位锁存器模块仿真调试 调试内容： 对此模块输入有效的锁存信号LOAD上升沿，并预置信号到24个输入引脚，观察输出引脚的信号变化。 图4-2-2 24位锁存器仿真波形 图5.2 24位锁存器模块仿真波形图 调试结果：从仿真波形来看，其输出和输入相对应，实现了设计要求。 5.3 十进制计数模块仿真调试 调试内容：输入时钟变量CLK，输入时钟使能信号ENA，输入清零信号CLR，观察计数器输出和进位信号的变化！ 图5.3 十进制计数器模块仿真波形图 调试结果：从仿真波形可以看出计数器输出和进位位工作正常，仅有些由于竞争冒险出现的差错，不会影响其正常工作! 5.4 6位十进制计数器模块仿真调试 调试内容：本模块是将6个十进制计数模块级联起来形成六位的十进制输出。通过加入使能信号和时钟信号，观察其输出. 图5.4 6位十进制计数器仿真调试（10进制） 图5.5 6位十进制计数器仿真调试（2进制） 调试结果：由仿真波形可以看出计数器输出正常。 4.2.5 总体仿真测试 把各个模块连接起来进行综合仿真测试。输入1000HZ的被测信号FSIN，1HZ标准输入信号。观察此频率计的输出： 图5.5 数字频率计仿真波形 调试结果：从仿真波形可以看出频率计测得的FSIN频率确实是1000HZ（因为经过译码，图中48对应十进制1,126对应十进制0。所以48,126,126,126对应1000HZ） 6系统功能、指标参数 6.1系统功能 本频率计的测量范围是1-999999HZ，测量信号为TTL电平；可用六位七段显示器显示被测量的频率值，若超过999999HZ，则自动清零。测量的结果通过锁存器、译码器最后通过6位七段数码管显示被测信号的频率。 时基信号为实验台输入的2HZ信号，其中采用2M 晶振产生，通过分频信号产生2HZ时基信号。采用直流稳压电源电路产生5V电压对芯片供电，被测信号采用555电路产生，通过调节滑动变阻器RP是其产生不同频率的被测信号，通过H-JTAG程序下载电路将设计的程序下载到EPF10K10LC84-4芯片，通过6位七段数码管显示所测量的结果。 6.2系统指标参数测试 说明对那些技术指标进行了测试，测试的方法如何，测试数据如何，要求有测试参数记录表。 下图是对本频率计测量范围的仿真，FSIN为被测输入信号，其中输入信号FSIN为1HZ，本频率计测量的结果为1HZ（48为七段数码管显示1，126为七段数码管显示0） 图6.1 输入为1HZ时数字频率计输出波形 下图是对本频率计测量范围的仿真，FSIN为被测输入信号，其中输入信号FSIN为999999HZ，本频率计测量的结果为999999HZ（123为七段数码管显示9，126为七段数码管显示0） 图6.2 输入为999999HZ时数字频率计输出波形 由上面两幅仿真图可只看出，本频率计可以测量1-999999HZ,当被测信号频率大于999999HZ时，计数器将清零。 6.3系统功能及指标参数分析 本频率计满足实验要求，测量频率范围是1-999999HZ，采用测频法对被测信号进行测量，但也存在不足的地方，最好的设计方法是用测周法与测频法相结合的方式，在频率低于1000HZ采用测周法，高于1000HZ时采用测频法，这样的好处在于减小量化误差。而两种测量方法之间进行自动选择，首先采用测周法进行测量，若频率超过1000HZ则产生溢出信号，自动选择采用测频法进行测量，这样的设计是最合理的频率计设计，若只采用某一种方法进行测量都存在不足之处。周期测量时信号频率越低，测量的误差越小，周期倍乘的值越大，误差越小，另外也可以通过更好的时基信号来进行计数来减小量化误差的影响。 本频率计的时序图与实验要求一致，在时基信号的一秒钟的高电平进行计数，低电平停止计数，并保持计数器所计的数。在时基信号下降沿到来时，触发寄存器寄存所计数的值，然后在锁存信号下降沿到来时，产生清零信号，使计数器清零，准备下一次计数，与实验要求的时序一致。 由实验仿真结果分析可以看出，测量结果不存在误差，和理论值完全一样，这是由于仿真软件进行的是功能仿真而不时序仿真，所以不存在误差。 6 设计总结 在本次设计过程中遇到了不少问题，在阳小明老师的指导帮助下才顺利的完成了本次课程设计，在此表示衷心的感谢。 本次课程设计是对所学的模拟电子技术基础和数字电子技术基础以及电工电子技术实验的高度总结应用，在设计的过程中发现了自己在知识上所存在的不足，也意识到除了必须具备专业知识以外，还必须具有塌实坚毅不服输的品格。 由于时间关系，本次设计中还有不尽完善之处。如系统中只能发射和接收显示呼叫床位信息，而不包括语音信息，而这项功能是可以通过修改设计来实现的。 本装置稍加变通或改装，亦可用于住宅区的防盗防火报警系统。 7 参考文献 [1] 潘松,黄继业.EDA技术实用教程[ M ].北京:科学出版社, 2002. [2] 杨君,王景存.基于VerilogHDL的流水线的设计方法及应用[J].武汉科技大学学报(自然科学版) ,2002,25(4): 394—396. [3] 郝国法,黄睿,郝琳,等.FPGA在自动售邮票机设计中的应用[J].武汉科技大学学报(自然科学版),2001,24(2):178—180. [4] 王景存,李炳生,郝国法,等.用FPGA实现数字逻辑分析仪设计[J].武汉科技大学学报(自然科学版),2001,24(1):298—300. [5] 胡华春,石玉.数字锁相环原理与应用[M].上海科学技术出版社,1990. 附录：数字频率计系统原理图（protel） 译 码 电 路 清零信号 控制信号 时钟信号 锁存信号 闸门信号 被测频率信号 测频控制信号发生模块 测频计数模块 输出信号锁存器 8b 32b 32b 被测频率clk_test 预置门控信号cl 清零信号 数据输出选择 标准频率信号clk_sys 检查错误，完成设计 连接芯片和子电路 子电路图设计 芯片选择配置 画出芯片原理图 配置芯片引脚，下载 整体综合，仿真，测试 模块连接，形成系统原理图 子模块 综合，仿真 子模块Verilog设计 成绩 PAGE 1 第 页 _1337963618.unknown _1337963691.unknown _1337963715.unknown _1337963725.unknown _1337963656.unknown _1234567890.unknown _1337961812.unknown