第六章CMOS组合逻辑门的设计Nov9,2011EE141组合逻辑与时序逻辑组合逻辑时序逻辑EE141静态CMOS电路设计每一时刻(除了切换期间的瞬态效应）每个门的输出通过一个低阻路径连接到在任何时候该门的输出即为该电路实现的布尔函数值(再一次忽略切换期间的瞬态效应)不同于动态电路，后者依赖把信号值暂时存放在高阻抗电路节点的电容上EE141静态互补CMOSVDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDNPMOSonlyNMOSonlyPUN(上拉网络)和PDN(下拉网络)是双通道逻辑网络……EE141构成PUN和PDN网络一个晶体管可以看成是一个由其栅信号控制的开关PDN由NMOS器件构成，PUN由PMOS器件构成可以推导出一组规则来实现逻辑功能互补CMOS结构的上拉和下拉网络互为对偶网络互补门本质上是反相的，只能实现与非、或非和异或门实现一个具有N个输入的逻辑门需晶体管数目2N个EE141NMOS晶体管的串并联结TransistorscanbethoughtasaswitchcontrolledbyitsgatesignalNMOSswitchcloseswhenswitchcontrolinputishighNMOS逻辑规则---串联AND操作、并联OR操作EE141PMOS晶体管的串并联结PMOS逻辑规则---串联NOR操作、并联NAND操作EE141NMOS—下拉器件PMOS—上拉器件VDDVDD0PDN0VDDPUNVDD0VDD-VTnVDDVDDVDD|VTp|SDSDVGSSSDDVGSEE141互补CMOS逻辑类型PUN和PDN是互补网络–符合DeMorgan定律–单级互补CMOS逻辑门是反相输出的–同相：需加额外反相EE141ExampleGate:NANDEE141ExampleGate:NOREE141构成一个复合门EE141复合CMOS门OUT=D+A•(B+C)DABCEE141EE141单元设计
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单元通用逻辑可综合等高，宽度可变数据通路单元规则、结构化逻辑（算术运算）单元中包含互连线固定高度和宽度数字集成电路14组合逻辑电路EE141标准单元不包含维数信息
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示了晶体管间的相对位置EE141标准单元EE141棍棒图不包含维数信息表示了晶体管间的相对位置InOutGNDInverterAOutGNDBNAND2EE141棍棒图EE141C•(A+B)的两个版本XCABABCXVDDGNDVDDGNDEE141棍棒图逻辑图CABX=C•(A+B)BACijABC逻辑图EE141X逻辑图CABX=(A+B)•(C+D)BADVDDXXGNDABCPUNPDNCDDABCDEE141例:x=ab+cdEE141互补CMOS组合逻辑特性静态特性高噪声容限(NM)VOH=VDD,VOL=VSS(GND)无静态功耗稳态时，VDD和VSS(GND)间无直流通路动态特性上升、下降时延接近上下网络有适当的尺寸比例EE141CMOS特性满电源幅度开关;高噪声容限电平幅度与器件尺寸无关;ratioless稳态时总有到VDD或GND之间的通路;低输出阻抗高输入阻抗;输入稳态电流几乎为零电源与地之间无直接通路;无静态功耗传输延时是负载电容和晶体管电阻的函数EE141开关延时模型AReqANAND2INVNOR2EE141输入波形对延时的影响延时与输入波形有关输出高到低的转换A=B=0->1延时：0.69(2Rn)CLA=1，B=0->1-延时：0.69(2Rn)CLA=0->1，B=1延时：0.69(2Rn)CL实际上单A跳变比单B跳变快ARnEE141输入波形对延时的影响延时与输入波形有关输出低到高的转换A=B=1->0延时：0.69Rp/2CLA=1，B=1->0-延时：0.69RpCLA=1->0，B=1延时：0.69RpCL实际上单A跳变比单B跳变快ARnEE141延时对输入波形的依赖A=B=10B=1,A=10B=10,A=1time[ps]Voltage[V]NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=100fFInputDataPatternDelay(psec)A=B=0169A=1,B=0162A=01,B=150A=B=1035A=1,B=1076A=10,B=157EE141扇入的考虑DCBA分布RC模型(Elmore延时)tpHL=0.69Reqn(C1+2C2+3C3+4CL)传输延时随扇入迅速恶化-最坏情况成平方关系-电阻电容同时起作用EE141tp：扇入的函数tpLHtp(psec)fan-in避免扇入大于4的门tpLHEE141tp扇出的函数tpNOR2tp(psec)eff.fan-out所有的门具有相同驱动电流tpNAND2tpINV斜率是驱动力的函数EE141tp：扇入和扇出的函数扇入:平方源于电容和电阻的增加扇出:每个额外扇出增加负载CLEE141复杂门快速设计1晶体管尺寸规则只要扇出电容为主渐进尺寸规则InNIn1In2In3M1M2M3MN分布RC线M1>M2>M3>…>MN(最接近输出最小)使R1
有比逻辑EE141有比逻辑---无源负载EE141有比逻辑—有源负载耗尽负载NMOS伪-NMOSEE141伪-NMOSVTC上升和下降延时不对称VTC不对称面积和负载减小,却存在静态功耗EE141伪NMOS反相器性能EE141伪NMOS实例4输入与非门4输入或非门EE141改进的负载VV差分串联电压开关逻辑(DCVSL)EE141DCVSL实例---异或门EE141DCVSL传输响应Time[ns]Voltage[V]ABABA,BA,BEE141传输晶体管逻辑EE141传输晶体管逻辑EE141传输晶体管逻辑特点:开关网络+缓冲器--结构简单=>寄生小=>速度快理想开关--低导通电阻和低寄生电容EE141实例:与门EE141纯NMOS传输管逻辑00.511.520.01.02.03.0Time[ns]Voltage[V]xOutInEE141纯NMOS传输逻辑EE141纯NMOS传输管逻辑的改进•电平恢复器--使Vx迅速拉到高电平•问
题
快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题
：尺寸规划--A=0，B=0->1时--有比逻辑EE141EE141互补传输晶体管逻辑——CPLCPL门的特点互补数据输入用较少管子实现加法器和异或功能差分信号极性免去了多余反相器属于静态逻辑，有较好抑噪能力模块化结构EE141传输晶体门逻辑EE141传输门电阻EE141基于传输晶体管逻辑的电路EE141传输门网络中的延时CReqReqCCReqCInm(c)EE141延时优化EE141动态逻辑EE141动态vs.静态电路静态电路在任何时候通过低阻通路，输出连在VDD或VSS.除非在开关的瞬间扇入n需要2n个晶体管（一半为p管）动态电路依赖高阻节点（电容）暂存信号电荷结构简单，寄生小，速度快易受噪声影响扇入n需要n+2晶体管（一个是p管）EE141动态逻辑门两相位工作预充电(CLK=0)求值(CLK=1)EE141输出条件动态门的输出一旦放电后，要等到下一次预充电才能充电在求值时，输出最多完成一次1->0转化要么保持为1要么放电到0，放电后不可能回到1，直到再次充电级联问题.在求值期间或是求值之后，输出可以是高组态，状态存储在CL上，PDN网络截至EE141动态门的特点逻辑函数仅由PDN完成晶体管数目为N+2（静态互补CMOS：2N）全幅输出(VOL=GNDandVOH=VDD)器件尺寸不影响逻辑电平与比例无关开关速度更快寄生电容小（Cin，Cout）无短路功耗只有漏电和电容功耗EE141动态门特点（续）总功耗通常高于静态互补CMOSVDD和GND之间无静态电流和短路电流无毛刺较高的转化概率Clk额外负载需要一个预充电或求值时钟CLKEE141动态设计中的问题1:电荷漏电ClkClkOutAMpMe漏电来源CLKVOut预充电求值主要是亚阈值漏电流EE141电荷漏电解决方法ClkClkMeMpABOutMkp类似于传输晶体管中的电平恢复管维持管EE141动态设计中的问题2:电荷共享CL存储的电荷在CL和CA之间再分配（共享），降低了可靠性EE141例：电荷共享ClkClkAABBB!BCCOutEE141电荷共享B=0ClkXCLCaCbAOutMpMaVDDMbClkMeEE141克服电荷再分配对内部节点进行预充电，采用时钟驱动晶体管代价是增加面积和功耗EE141动态设计中的问题3:背栅耦合ClkClkB=0A=0Out1MpMeOut2In动态NAND静态NAND=1=0EE141背栅耦合效应VoltageTime,nsClkInOut1Out2EE141动态设计中的问题4:时钟馈通在输出OUT和输入时钟CLK之间（预充电管），由于栅漏电容导致输出电压超出VDD。时钟的快速上升沿（下降呀）耦合到输出OUTEE141时钟馈通ClkClkIn1In2In3In4OutIn&ClkOutTime,nsVoltage时钟馈通时钟馈通EE141动态设计中的问题5:动态门级联ClkClkOut1InMpMeMpMeClkClkOut2Vt输入不允许10的转化，只允许01的转化!EE141Domino逻辑In1In2PDNIn3MeMpClkClkOut1In4PDNIn5MeMpClkClkOut2Mkp11100001EE141为何称为Domino逻辑?每个输出都只有1->0翻转（或保持1输出），就像Domino骨牌倾倒EE141Domino逻辑特点只能实现同相逻辑速度很快静态反相器可以偏移，只有L-H的传输输入电容减小—逻辑驱动需求减小EE141Domino逻辑的设计MpMeVDDPDNClkIn1In2In3Out1ClkMpMeVDDPDNClkIn4ClkOut2MrVDD输入=0预充电时可能取消!EE141取消求值晶体管的Domino逻辑预充电周期延长----关键路径功耗增大-----------总是采用求值器件EE141差分Domino逻辑解决非反相逻辑问题EE141np-CMOS在PDN网络输入只允许01转换在PUN网络输入只允许10转换EE141np-CMOSIn1In2PDNIn3MeMpClkClkOut1In4PUNIn5MeMpClkClkOut2(toPDN)11100001到其他的PDN网络到其他的PUN网络对噪声非常敏感！EE141
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