The_Fundamentals_of_Digital_Semiconductor_Testing_chinese

目录 2第一章.认识半导体和测试设备 2一、晶圆、晶片和封装 6二、自动测试设备 7三、半导体技术 7四、数字和模拟电路 8五、测试系统的种类 11六、测试负载板(LoadBoard) 12七、探针卡（ProbeCard） 13第二章.半导体测试基础 13一、基础术语 14二、正确的测试方法 16三、测试系统 18四、PMU 21五、管脚电路 25第三章.基于PMU的开短路测试 25一、测试目的 25二、测试方法 29第四章.DC参数测试 29一、基本术语 29二、Binning 30三、Program Flow 31四、Test Summary 32五、DC测试与隐藏电阻 33六、VOH/IOH 36七、VOL/IOL 39八、IDD Gross Current 42九、IDD Static Current 44十、 IDDQ 44十一、IDD Dynamic Current 47十二、入电流（IIL/IIH）测试 53十三、输入结构－高阻/上拉/下拉 54十四、输出扇出 55十五、高阻电流（High Impedance Currents, IOZH/IOZL） 58十六、输出短路电流（output short circuit current） 62第五章．功能测试 62一、基础术语 62二、功能测试 63三、测试周期 64四、输入数据 66五、输出数据 70六、功能测试参数定义 71七、总功能测试（Gross Function Test） 75八、功能测试实例 78九、 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 功能测试 89第六章.AC参数测试 第一章.认识半导体和测试设备 本章节包括以下内容，          晶圆（Wafers）、晶片（Dice）和封装（Packages）          自动测试设备（ATE）的总体认识          模拟、数字和存储器测试等系统的介绍          负载板（Loadboards）、探测机（Probers）、机械手（Handlers）和温度控制单元（Temperature units） 一、晶圆、晶片和封装       1947年，第一只晶体管的诞生标志着半导体工业的开始，从那时起，半导体生产和制造技术变得越来越重要。以前许多单个的晶体管现在可以互联加工成一种复杂的集成的电路形式，这就是半导体工业目前正在制造的称之为"超大规模"（VLSI，Very Large Scale Integration）的集成电路，通常包含上百万甚至上千万门晶体管。       半导体电路最初是以晶圆形式制造出来的。晶圆是一个圆形的硅片，在这个半导体的基础之上，建立了许多独立的单个的电路；一片晶圆上这种单个的电路被称为die（我前面翻译成"晶片"，不一定准确，大家还是称之为die好了），它的复数形式是dice.每个die都是一个完整的电路，和其他的dice没有电路上的联系。   当制造过程完成，每个die都必须经过测试。测试一片晶圆称为"Circuit probing"（即我们常说的CP测试）、"Wafer porbing"或者"Die sort"。在这个过程中，每个die都被测试以确保它能基本满足器件的特征或设计规格书（Specification），通常包括电压、电流、时序和功能的验证。如果某个die不符合规格书，那么它会被测试过程判为失效（fail），通常会用墨点将其标示出来（当然现在也可以通过Maping图来区分）。        在所有的die都被探测（Probed）之后，晶圆被切割成独立的dice，这就是常说的晶圆锯解，所有被标示为失效的die都报废（扔掉）。图2显示的是一个从晶圆上锯解下来没有被标黑点的die，它即将被封装成我们通常看到的芯片形式。         在一个Die封装之后，需要经过生产流程中的再次测试。这次测试称为“Final test”（即我们常说的FT测试）或“Package test”。在电路的特性要求界限方面，FT测试通常执行比CP测试更为严格的标准。 芯片也许会在多组温度条件下进行多次测试以确保那些对温度敏感的特征参数。商业用途（民品）芯片通常会经过0℃、25℃和75℃条件下的测试，而军事用途（军品）芯片则需要经过 -55℃、25℃和125℃。    芯片可以封装成不同的封装形式，图4显示了其中的一些样例。一些常用的封装形式如下表：  DIP：     Dual Inline Package (dual indicates the package has pins on two sides) CerDIP：Ceramic Dual Inline Package PDIP：   Plastic Dual Inline Package PGA：    Pin Grid Array BGA：    Ball Grid Array SOP：     Small Outline Package TSOP：   Thin Small Outline Package TSSOP：Thin Shrink Small Outline Package (this one is really getting small!) SIP：      Single Inline Package SIMM： Single Inline Memory Modules (like the memory inside of a computer) QFP：     Quad Flat Pack (quad indicates the package has pins on four sides) TQFP：   Thin version of the QFP MQFP： Metric Quad Flat Pack MCM：   Multi Chip Modules (packages with more than 1 die (formerly called hybrids) 二、自动测试设备           随着集成电路复杂度的提高，其测试的复杂度也随之水涨船高，一些器件的测试成本甚至占到了芯片成本的大部分。大规模集成电路会要求几百次的电压、电流和时序的测试，以及百万次的功能测试步骤以保证器件的完全正确。要实现如此复杂的测试，靠手工是无法完成的，因此要用到自动测试设备（ATE，Automated Test Equipment）。        ATE是一种由高性能计算机控制的测试仪器的集合体，是由测试仪和计算机组合而成的测试系统，计算机通过运行测试程序的指令来控制测试硬件。测试系统最基本的要求是可以快速且可靠地重复一致的测试结果，即速度、可靠性和稳定性。为保持正确性和一致性，测试系统需要进行定期校验，用以保证信号源和测量单元的精度。        当一个测试系统用来验证一片晶圆上的某个独立的Die的正确与否，需要用ProbeCard来实现测试系统和Die之间物理的和电气的连接，而ProbeCard和测试系统内部的测试仪之间的连接则通过一种叫做“Load board”或“Performance board”的接口电路板来实现。在CP测试中，Performance board和Probe card一起使用构成回路使电信号得以在测试系统和Die之间传输。        当Die封装出来后，它们还要经过FT测试，这种封装后的测试需要手工将一个个这些独立的电路放入负载板（Load board）上的插座（Socket）里，这叫手工测试（hand test）。一种快速进行FT测试的方法是使用自动化的机械手（Handler），机械手上有一种接触装置实现封装引脚到负载板的连接，这可以在测试机和封装内的Die之间提供完整的电路。机械手可以快速的抓起待测的芯片放入测试点（插座），然后拿走测试过的芯片并根据测试pass/fail的结果放入事先定义好的相应的Bin区。 三、半导体技术        有一系列的方法被用来生产和制造数字半导体电路，这些方法称为半导体技术或工艺，常用的技术或工艺包括：TTL (Transistor-Transistor Logic a.k.a. bipolar logic), ECL (Emitter Coupled Logic), SOS (Silicon on Sapphire), and CMOS (Complimentary Metal-Oxide Semiconductor)。不管什么技术或工艺，出来的产品都要经过测试，这里我们关注数字TTL和CMOS电路。 四、数字和模拟电路        过去，在模拟和数字电路设计之间，有着显著的不同。数字电路控制电子信号，表现为逻辑电平“0”和“1”，它们被分别定义成一种特殊的电压分量，所有有效的数字电路数据都用它们来表示，每一个“0”或“1”表示数据的一个比特（bit）位，任何数值都可以由按照一定顺序排列的“0”“1”比特位组成的二进制数据来表示，数值越大，需要的比特位越多。每8个比特一组构成一个Byte，数字电路中的数据经常以Byte为单位进行处理。        不同于数字信号的“0”“1”界限分明（离散），模拟电路时连续的——在任何两个信号电平之间有着无穷的数值。模拟电路可以使用电压或电流来表示数值，我们常见的也是最常用的模拟电路实例就是运算放大器，简称运放。        为帮助理解模拟和数字电路数值的基本差别，我们可以拿时钟来比方。“模拟”时钟上的指针连续地移动，因此所有的任一时间值可以被观察者直接读出，但是所得数值的准确度或者说精度取决于观察着认知的程度。         而在“数字”时钟上，只有最小增量以上的值才能被显示，而比最小增量小的值则无法显示。如果有更高的精度需求，则需要增加数据位，每个新增的数据位表示最小的时间增量。        有的电路里既有数字部分也有模拟部分，如AD转换器（ADC）将模拟信号转换成数字信号，DA转换器（DAC）则相反，我们称之为“混合信号电路”（Mixed Signal Devices）。另一种描述这种混合电路的方法则基于数字部分和模拟部分占到电路的多少：数字部分占大部分而模拟部分所占比例较少归于数字电路，反之则归于模拟电路。  五、测试系统的种类 一般认为测试系统都是通用的，其实大部分测试系统的设计都是面向专门类型的集成电路，这些专门的电路包括：存储器、数字电路、模拟电路和混合信号电路；每种类型下还可以细分成更多种类，我们这里只考虑这四种类型。 5.1存储器件类        我们一般认为存储器是数字的，而且很多DC测试参数对于存储类和非存储类的数字器件是通用的，虽然如此，存储器的测试还是用到了一些独特的功能测试过程。带内存的自动测试系统使用一种算法模式生成器（APG，algorithmic pattern generator）去生成功能测试模型，使得从硬件上生成复杂的功能测试序列成为可能，这样我们就不用把它们当作测试向量来保存。存储器测试的一些典型模型包括：棋盘法、反棋盘法、走0、走1、蝶形法，等等……  APG在器件的每次测试时生成测试模型，而不带内存的测试系统将预先生成的模型保存到向量存储区，然后每次测试时从中取出数据。存储器测试通常需要很长的测试时间去运行所要求的测试模型，为了减少测试成本，测试仪通常同时并行测试多颗器件。 5.2模拟或线形器件类 模拟器件测试需要精确地生成与测量电信号，经常会要求生成和测量微伏级的电压和纳安级的电流。相比于数字电路，模拟电路对很小的信号波动都很敏感，DC测试参数的要求也和数字电路不一样，需要更专业的测试仪器设备，通常会按照客户的选择在设计中使用特殊的测试仪器甚至机架。模拟器件需要测试的一些参数或特性包括：增益、输入偏移量的电压和电流、线性度、通用模式、供电、动态响应、频率响应、建立时间、过冲、谐波失真、信噪比、响应时间、窜扰、邻近通道干扰、精度和噪声。 5.3混合信号器件类     混合信号器件包括数字电路和模拟电路，因此需要测试系统包含这两部分的测试仪器或结构。混合信号测试系统发展为两个系列：大部分数字电路测试结构、少量模拟测试结构的系列，被设计成用于测试以数字电路为主的混合信号器件，它能有效地进行DC参数测试和功能测试，但是仅支持少量的模拟测试；大部分模拟电路测试结构、少量数字测试结构的系列，相反，能够精确地测试模拟参数而在功能测试上稍逊风骚。 5.4数字电路器件类         仅含有数字逻辑的电路器件可使用数字电路测试系统来完成测试，这些测试系统之间在价格、性能、尺寸、可选项上有着明显的不同。     低端的测试机被用来测试低价格或者低性能的低端产品，通常是些管脚少、复杂度低的器件；一般运行于低于20MHz的时钟频率，且只能存储少量的测试向量；用于小规模（SSI）或中规模（MSI）集成电路的测试。        高端的测试机则是速度非常快（时钟频率高）、测试通道非常多的测试系统；时钟频率通常会达到400MHz，并能提供1024个测试通道；拥有高精度的时钟源和百万bit位的向量存储器。它们被用于验证新的超大规模（VLSI）集成电路，但是昂贵的成本阻碍了他们用于生产测试。        而半导体测试工业普遍使用的是中高端的测试设备，它们拥有较好的性价比，在对测试成本非常敏感的半导体测试行业，这无疑是非常重要的。这类测试设备多运行在50-100MHz，提供256个测试通道，通常带有一些可选的配置。        为了控制测试成本，谨慎地选择能满足器件测试需求的测试设备是非常重要的，选择功能相对于我们器件的测试要求过于强大的测试系统会使得我们的测试成本居高不下，而相反的选择会造成测试覆盖率不够；找到设备功能和成本之间的平衡是测试成本控制本质的要求。  六、测试负载板(LoadBoard)            测试负载板是一种连接测试设备的测试头和被测器件物理和电路接口，被固定在针测台（Probe）、机械手（Handler）或者其他测试硬件上，其上的布线连接测试机台内部信号测试卡的探针和被测器件的管脚。        在CP测试中，负载板连接ProbeCard；在手工测试中，我们将Socket固定在负载板上；而在FT的生产测试中，我们将其连接到Handler. 因为测试机在物理和电气上需要与多种类型的设备连接、锁定，因而Loadboard的类型和款式也是多种多样。        测试高速或者大功率的器件需要定制的Loadboard，为保证信号完整性，这种高性能的定制电路板必须完成阻抗匹配——这对于布局、布线及线长、线宽等都有特殊要求，因此通常需要数月的时间设计制作，并且价格非常昂贵。     七、探针卡（ProbeCard）          探针卡在CP测试用于连接测试机电路和Die上的Pad，通常作为Loadboard的物理接口，在某些情况下ProbeCard通过插座或者其它接口电路附加到Loadboard上。        测试机的信号通过弹簧针（pogo pins）连接到ProbeCard底部的Pad上，再由ProbeCard上的布线通往被测的Die上。 第二章.半导体测试基础 摘要： 本章节包括一下内容：        测试目的        测试术语        测试工程学基本原则        基本测试系统组成        PMU（精密测量单元）及引脚测试卡        样片及测试程序   一、基础术语        描述半导体测试的专业术语很多，这里只例举部分基础的： 1．  DUT 需要被实施测试的半导体器件通常叫做DUT（Device Under Test，我们常简称“被测器件”），或者叫UUT（Unit Under Test）。 首先我们来看看关于器件引脚的常识，数字电路期间的引脚分为“信号”、“电源”和“地”三部分。 信号脚，包括输入、输出、三态和双向四类， 输入：在外部信号和器件内部逻辑之间起缓冲作用的信号输入通道；输入管脚感应其上的电压并将它转化为内部逻辑识别的“0”和“1”电平。 输出：在芯片内部逻辑和外部环境之间起缓冲作用的信号输出通道；输出管脚提供正确的逻辑“0”或“1”的电压，并提供合适的驱动能力（电流）。 三态：输出的一类，它有关闭的能力（达到高电阻值的状态）。 双向：拥有输入、输出功能并能达到高阻态的管脚。        电源脚，“电源”和“地”统称为电源脚，因为它们组成供电回路，有着与信号引脚不同的电路结构。               VCC：TTL器件的供电输入引脚。               VDD：CMOS器件的供电输入引脚。               VSS：为VCC或VDD提供电流回路的引脚。 GND：地，连接到测试系统的参考电位节点或VSS，为信号引脚或其他电路节点提供参考0电位；对于单一供电的器件，我们称VSS为GND。 2．  测试程序 半导体测试程序的目的是控制测试系统硬件以一定的方式保证被测器件达到或超越它的那些被具体定义在器件规格书里的设计指标。 测试程序通常分为几个部分，如DC测试、功能测试、AC测试等。DC测试验证电压及电流参数；功能测试验证芯片内部一系列逻辑功能操作的正确性；AC测试用以保证芯片能在特定的时间约束内完成逻辑操作。 程序控制测试系统的硬件进行测试，对每个测试项给出pass或fail的结果。Pass指器件达到或者超越了其设计规格；Fail则相反，器件没有达到设计要求，不能用于最终应用。测试程序还会将器件按照它们在测试中表现出的性能进行相应的分类，这个过程叫做“Binning”，也称为“分Bin”. 举个例子，一个微处理器，如果可以在150MHz下正确执行指令，会被归为最好的一类，称之为“Bin 1”；而它的某个兄弟，只能在100MHz下做同样的事情，性能比不上它，但是也不是一无是处应该扔掉，还有可以应用的领域，则也许会被归为“Bin 2”，卖给只要求100MHz的客户。 程序还要有控制外围测试设备比如 Handler 和 Probe 的能力；还要搜集和提供摘要性质（或格式）的测试结果或数据，这些结果或数据提供有价值的信息给测试或生产工程师，用于良率(Yield)分析和控制。 二、正确的测试方法               经常有人问道：“怎样正确地创建测试程序？”这个问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 不好回答，因为对于什么是正确的或者说最好的测试方式，一直没有一个单一明了的界定，某种情形下正确的方式对另一种情况来说不见得最好。很多因素都在影响着测试行为的构建方式，下面我们就来看一些影响力大的因素。              测试程序的用途。  下面的清单例举了测试程序的常用之处，每一项都有其特殊要求也就需要相应的测试程序：        Wafer Test —— 测试晶圆（wafer）每一个独立的电路单元（Die），这是半导体后段区分良品与不良品的第一道工序，也被称为“Wafer Sort”、CP测试等.        Package Test —— 晶圆被切割成独立的电路单元，且每个单元都被封装出来后，需要经历此测试以验证封装过程的正确性并保证器件仍然能达到它的设计指标，也称为 “Final Test”、FT测试、成品测试等。        Quality Assurance Test —— 质量保证测试，以抽样检测方式确保Package Test执行的正确性，即确保pass的产品中没有不合格品。            Device Characterization —— 器件特性描述，决定器件工作参数范围的极限值。        Pre/Post Burn-In —— 在器件“Burn-in”之前和之后进行的测试，用于验证老化过程有没有引起一些参数的漂移。这一过程有助于清除含有潜在失效（会在使用一段时间后暴露出来）的芯片。        Miliary Test —— 军品测试，执行更为严格的老化测试标准，如扩大温度范围，并对测试结果进行归档。        Incoming Inspection —— 收货检验，终端客户为保证购买的芯片质量在应用之前进行的检查或测试。        Assembly Verification —— 封装验证，用于检验芯片经过了封装过程是否仍然完好并验证封装过程本身的正确性。这一过程通常在FT测试时一并实施。        Failure Analysis —— 失效分析，分析失效芯片的故障以确定失效原因，找到影响良率的关键因素，并提高芯片的可靠性。               测试系统的性能。     测试程序要充分利用测试系统的性能以获得良好的测试覆盖率，一些测试方法会受到测试系统硬件或软件性能的限制。     高端测试机：                  高度精确的时序 —— 精确的高速测试                  大的向量存储器 —— 不需要去重新加载测试向量                  复合PMU（Parametric Measurement Unit）—— 可进行并行测试，以减少测试时间                  可编程的电流加载 —— 简化硬件电路，增加灵活性                  PerPin的时序和电平 —— 简化测试开发，减少测试时间     低端测试机：                  低速、低精度 —— 也许不能充分满足测试需求                  小的向量存储器 —— 也许需要重新加载向量，增加测试时间                  单个PMU —— 只能串行地进行DC测试，增加测试时间                  均分资源（时序/电平） —— 增加测试程序复杂度和测试时间              测试环节的成本。     这也许是决定什么需要被测试以及以何种方式满足这些测试的唯一的最重要的因素，测试成本在器件总的制造成本中占了很大的比重，因此许多与测试有关的决定也许仅仅取决于器件的售价与测试成本。例如，某个器件可应用于游戏机，它卖15元；而同样的器件用于人造卫星，则会卖3500元。每种应用有其独特的技术规范，要求两种不同标准的测试程序。3500元的器件能支持昂贵的测试费用，而15元的器件只能支付最低的测试成本。              测试开发的理念。     测试理念只一个公司内部测试人员之间关于什么是最优的测试方法的共同的观念，这却决于他们特殊的要求、芯片产品的售价，并受他们以往经验的影响。在测试程序开发项目启动之前，测试工程师必须全面地上面提到的每一个环节以决定最佳的解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。开发测试程序不是一件简单的正确或者错误的事情，它是一个在给定的状况下寻找最佳解决方案的过程。  三、测试系统     测试系统称为ATE，由电子电路和机械硬件组成，是由同一个主控制器指挥下的电源、计量仪器、信号发生器、模式（pattern）生成器和其他硬件项目的集合体，用于模仿被测器件将会在应用中体验到的操作条件，以发现不合格的产品。     测试系统硬件由运行一组指令（测试程序）的计算机控制，在测试时提供合适的电压、电流、时序和功能状态给DUT并监测DUT的响应，对比每次测试的结果和预先设定的界限，做出pass或fail的判断。                 测试系统的内脏          图2-1显示所有数字测试系统都含有的基本模块，虽然很多新的测试系统包含了更多的硬件，但这作为起点，我们还是拿它来介绍。         “CPU”是系统的控制中心，这里的CPU不同于电脑中的中央处理器，它由控制测试系统的计算机及数据输入输出通道组成。许多新的测试系统提供一个网络接口用以传输测试数据；计算机硬盘和Memory用来存储本地数据；显示器及键盘提供了测试操作员和系统的接口。 图2-1.通用测试系统内部结构   DC子系统包含有DPS（Device Power Supplies，器件供电单元）、RVS（Reference Voltage Supplies，参考电压源）、PMU（Precision Measurement Unit，精密测量单元）。DPS为被测器件的电源管脚提供电压和电流；RVS为系统内部管脚测试单元的驱动和比较电路提供逻辑0和逻辑1电平提供参考电压，这些电压设置包括：VIL、VIH、VOL和VOH。性能稍逊的或者老一点的测试系统只有有限的RVS，因而同一时间测试程序只能提供少量的输入和输出电平。这里先提及一个概念，“tester pin”，也叫做“tester channel”，它是一种探针，和Loadboard背面的Pad接触为被测器件的管脚提供信号。当测试机的pins共享某一资源，比如RVS，则此资源称为“Shared Resource”。一些测试系统称拥有“per pin”的结构，就是说它们可以为每一个pin独立地设置输入及输出信号的电平和时序。 DC子系统还包含PMU（精密测量单元，Precision Measurement Unit）电路以进行精确的DC参数测试，一些系统的PMU也是per pin结构，安装在测试头（Test Head）中。（PMU我们将在后面进行单独的讲解） 每个测试系统都有高速的存储器——称为“pattern memory”或“vector memory”——去存储测试向量（vector或pattern）。Test pattern（注：本人驽钝，一直不知道这个pattern的准确翻译，很多译者将其直译为“模式”，我认为有点欠妥，实际上它就是一个二维的真值表；将“test pattern”翻译成“测试向量”吧，那“vector”又如何区别？呵呵，还想听听大家意见）描绘了器件设计所期望的一系列逻辑功能的输入输出的状态，测试系统从pattern memory中读取输入信号或者叫驱动信号（Drive）的pattern状态，通过tester pin输送给待测器件的相应管脚；再从器件输出管脚读取相应信号的状态，与pattern中相应的输出信号或者叫期望（Expect）信号进行比较。进行功能测试时，pattern为待测器件提供激励并监测器件的输出，如果器件输入与期望不相符，则一个功能失效产生了。有两种类型的测试向量——并行向量和扫描向量，大多数测试系统都支持以上两种向量。 Timing分区存储有功能测试需要用到的格式、掩盖（mask）和时序设置等数据和信息，信号格式（波形）和时间沿标识定义了输入信号的格式和对输出信号进行采样的时间点。Timing分区从pattern memory那里接收激励状态（“0”或者“1”），结合时序及信号格式等信息，生成格式化的数据送给电路的驱动部分，进而输送给待测器件。 Special Tester Options部分包含一些可配置的特殊功能，如向量生成器、存储器测试，或者模拟电路测试所需要的特殊的硬件结构。 The Systen Clocks为测试系统提供同步的时钟信号，这些信号通常运行在比功能测试要高得多的频率范围；这部分还包括许多测试系统都包含的时钟校验电路。 其他的小模块这里不再赘述，大家基本上可以望文生义，呵呵。 四、PMU        PMU（Precision Measurement Unit，精密测量单元）用于精确的DC参数测量，它能驱动电流进入器件而去量测电压或者为器件加上电压而去量测产生的电流。PMU的数量跟测试机的等级有关，低端的测试机往往只有一个PMU，同过共享的方式被测试通道（test channel）逐次使用；中端的则有一组PMU，通常为8个或16个，而一组通道往往也是8个或16个，这样可以整组逐次使用；而高端的测试机则会采用per pin的结构，每个channel配置一个PMU。 图2-2. PMU状态模拟图            驱动模式和测量模式（Force and Measurement Modes）         在ATE中，术语“驱动（Force）”描述了测试机应用于被测器件的一定数值的电流或电压，它的替代词是Apply，在半导体测试专业术语中，Apply和Force都表述同样的意思。         在对PMU进行编程时，驱动功能可选择为电压或电流：如果选择了电流，则测量模式自动被设置成电压；反之，如果选择了电压，则测量模式自动被设置成电流。一旦选择了驱动功能，则相应的数值必须同时被设置。          驱动线路和感知线路（Force and Sense Lines）         为了提升PMU驱动电压的精确度，常使用4条线路的结构：两条驱动线路传输电流，另两条感知线路监测我们感兴趣的点（通常是DUT）的电压。这缘于欧姆定律，大家知道，任何线路都有电阻，当电流流经线路会在其两端产生压降，这样我们给到DUT端的电压往往小于我们在程序中设置的参数。         设置两根独立的（不输送电流）感知线路去检测DUT端的电压，反馈给电压源，电压源再将其与理想值进行比较，并作相应的补偿和修正，以消除电流流经线路产生的偏差。驱动线路和感知线路的连接点被称作“开尔文连接点”。          量程设置（Range Settings）         PMU的驱动和测量范围在编程时必须被选定，合适的量程设定将保证测试结果的准确性。需要提醒的是，PMU的驱动和测量本身就有就有范围的限制，驱动的范围取决于PMU的最大驱动能力，如果程序中设定PMU输出5V的电压而PMU本身设定为输出4V电压的话，最终只能输出4V的电压。同理，如果电流测量的量程被设定为1mA，则无论实际电路中电流多大，能测到的读数不会超过1mA。         值得注意的是，PMU上无论是驱动的范围还是测量的量程，在连接到DUT的时候都不应该再发生变化。这种范围或量程的变化会引起噪声脉冲（浪涌），是一种信号电压值短时间内的急剧变化产生的瞬间高压，类似于ESD的放电，会对DUT造成损害。          边界设置（Limit Settings）         PMU有上限和下限这两个可编程的测量边界，它们可以单独使用（如某个参数只需要小于或大于某个值）或者一起使用。实际测量值大于上限或小于下限的器件，均会被系统判为不良品。          钳制设置（Clamp Settings）         大多数PMU会被测试程序设置钳制电压和电流，钳制装置是在测试期间控制PMU输出电压与电流的上限以保护测试操作人员、测试硬件及被测器件的电路。 图2-2.电流钳制电路模拟图     当PMU用于输出电压时，测试期间必须设定最大输出电流钳制。驱动电压时，PMU会给予足够的必须的电流用以支持相应的电压，对DUT的某个管脚，测试机的驱动单元会不断增加电流以驱动它达到程序中设定的电压值。如果此管脚对地短路（或者对其他源短路），而我们没有设定电流钳制，则通过它的电流会一直加大，直到相关的电路如探针、ProbeCard、相邻DUT甚至测试仪的通道全部烧毁。     图2-3显示PMU驱动5.0V电压施加到250ohm负载的情况，在实际的测试中，DUT是阻抗性负载，从欧姆定律I=U/R我们知道，其上将会通过20mA的电流。器件的规格书可能定义可接受的最大电流为25mA，这就意味着我们程序中此电流上限边界将会被设置为25mA， 而钳制电流可以设置为30mA。     如果某一有缺陷的器件的阻抗性负载只有10ohm的话，在没有设定电流钳制的情况下，通过的电流将达到500mA，这么大的电流已经足以对测试系统、硬件接口及器件本身造成损害；而如果电流钳制设定在30mA，则电流会被钳制电路限定在安全的范围内，不会超过30mA。     电流钳制边界（Clamp）必须大于测试边界（Limit）上限，这样当遇到缺陷器件才能出现fail；否则程序中会提示“边界电流过大”，测试中也不会出现fail了。   图2-4.电压钳制电路模拟图   当PMU用于输出电流时，测试期间则相应地需要进行电压钳制。电压钳制和电流钳制在原理上大同小异，这里就不再赘述了。 五、管脚电路           管脚电路（The Pin Electronics，也叫PinCard、PE、PEC或I/O Card）是测试系统资源部和待测期间之间的接口，它给待测器件提供输入信号并接收待测器件的输出信号。     每个测试系统都有自己独特的设计但是通常其PE电路都会包括：          提供输入信号的驱动电路          驱动转换及电流负载的输入输出切换开关电路          检验输出电平的电压比较电路          与PMU的连接电路（点）          可编程的电流负载  还可能包括：          用于高速电流测试的附加电路          Per pin 的PMU结构         尽管有着不同的变种，但PE的基本架构还是一脉相承的，图2-5显示了数字测试系统的数字测试通道的典型PE卡的电路结构。 图2-5.典型的Pin Electronics 1.       驱动单元（The Driver）     驱动电路从测试系统的其他相应环节获取格式化的信号，称为FDATA，当FDATA通过驱动电路，从参考电压源（RVS）获取的VIL/VIH参考电平被施加到格式化的数据上。如果FDATA命令驱动单元去驱动逻辑0，则驱动单元会驱动VIL参考电压；VIL（Voltage In Low）指施加到DUT的input管脚仍能被DUT内部电路识别为逻辑0的最高保证电压。     如果FDATA命令驱动单元去驱动逻辑1，则驱动单元会驱动VIH参考电压；VIH（Voltage In High）指施加到DUT的input管脚仍能被DUT内部电路识别为逻辑1的最低保证电压。     F1场效应管用于隔离驱动电路和待测器件，在进行输入-输出切换时充当快速开关角色。当测试通道被程序定义为输入（Input），场效应管F1导通，开关（通常是继电器）K1闭合，使信号由驱动单元（Driver）输送至DUT；当测试通道被程序定义为输出（Output）或不关心状态（don’t care），F1截止，K1断开，则驱动单元上的信号无法传送到DUT上。F1只可能处于其中的一种状态，这样就保证了驱动单元和待测器件同时向同一个测试通道送出电压信号的I/O冲突状态不会出现。 2.       电流负载单元（Current Load）     电流负载（也叫动态负载）在功能测试时连接到待测器件的输出端充当负载的角色，由程序控制，提供从测试系统到待测器件的正向电流或从待测器件到测试系统的负向电流。     电流负载提供IOH（Current Output High）和IOL（Current Output Low）。IOH指当待测器件输出逻辑1时其输出管脚必须提供的电流总和；IOL则相反，指当待测器件输出逻辑0时其输出管脚必须接纳的电流总和。     当测试程序设定了IOH和IOL，VREF电压就设置了它们的转换点。转换点决定了IOH起作用还是IOL起作用：当待测器件的输出电压高于转换点时，IOH提供电流；当待测器件的输出电压低于转换点时，IOL提供电流。     F2和F1一样，也是一个场效应管，在输入-输出切换时充当高速开关，并隔离电流负载电路和待测器件。当程序定义测试通道为输出，则F2导通，允许输出正向电流或抽取反向电流；当定义测试通道为输入，则F2截止，将负载电路和待测器件隔离。     电流负载在三态测试和开短路测试中也会用到。   3.       电压比较单元（Voltage Receiver）     电压比较器用于功能测试时比较待测器件的输出电压和RVS提供的参考电压。RVS为有效的逻辑1（VOH）和逻辑0（VOL）提供了参考：当器件的输出电压等于或小于VOL，则认为它是逻辑0；当器件的输出电压等于或大于VOH，则认为它是逻辑1；当它大于VOL而小于VOH，则认为它是三态电平或无效输出。   4.       PMU连接点（PMU Connection）      当PMU连接到器件管脚，K1先断开，然后K2闭合，用于将PMU和Pin Electrics卡的I/O电路隔离开来。   5.       高速电流比较单元（High Speed Current Comparators）     相对于为每个测试通道配置PMU，部分测试系统提供了快速测量小电流的另一种方法，这就是可进行快速漏电流（Leakage）测试的电流比较器，开关K3控制它与待测器件的连接与否。如果测试系统本身就是Per Pin PMU结构的，那么这部分就不需要了。   6.       PPPMU（Per Pin PMU）     一些系统提供Per Pin PMU的电路结构，以支持对DUT每个管脚同步地进行电压或电流测试。与PMU一样，PPPMU可以驱动电流测量电压或者驱动电压测量电流，但是标准测试系统的PMU的其它功能PPPMU则可能不具备。 六.测试开发基本规则        任何工作都有其规则和流程，IC测试也不例外。我们在实际工作中看到，一些简单的错误和低级的问题经常在一个又一个的程序中再现，如果有一定的标准，相信情况会好很多。这里我们就来总结一些基本的规则，它们将普遍适用于多数的实例；也许其中的一些在我们看来是显而易见的，但是在测试硬件无误的情况下，很多人还是在不经意间违反。可能大家会说了，谁这么傻呀？呵呵，相信大家都不会主动这么做，但是粗心呢？如果你决定刻意违反其中的某一条或几条的话，请确定你完全知道后果。^_^                 永远不要将DUT的输入管脚当作输出管脚进行功能测试。最常见的是在pattern中，如果一个输入管脚在此测试项不需要去管（既给0或给1不影响此测试结果），我们有人就给它“X”，而“X”是输出测试的mask态，这样测试机就会将此管脚当作输出去处理，连接到比较电路，只是对结果不做比较。记住，在功能测试中，输入管脚不能直接测试以期得到pass/fail的结果；信号施加到输入管脚，我们需要测试的是输出管脚。          永远不要将测试机的驱动单元连接到DUT的输出管脚。此举会造成测试机和器件本身会在同一时间驱动电压和电流到该管脚，当它们在某一点相遇时，那就是狭路相逢勇者胜了，输的一方会受伤哦！          永远不要悬空（float）某个输入管脚，一个有效的逻辑必须施加到输入管脚，0或者1。对于CMOS工艺的器件，悬空输入管脚会造成闩锁（latch-up）现象，导致大电流对器件造成破坏。          永远不要施加大于VDD或小于GND的电压到输入或输出管脚。否则同样会引起浪涌现象损害器件。            驱动电压信号到DUT时，记得设置电流钳制，限制测试机的最大输出电流。            驱动电流信号到DUT时，记得设置电压钳制，限制测试机的最大输出电压。          永远不要在驱动单元与器件引脚连接时改变驱动信号（电压或电流）的范围，也不要在这个时候改变PMU驱动的信号类型（如将电压驱动改为电流驱动 第三章.基于PMU的开短路测试 本章节我们来说说最基本的测试——开短路测试（Open-Short Test），说说测试的目的和方法。  一、测试目的 Open-Short Test也称为ContinuityTest或Contact Test，用以确认在器件测试时所有的信号引脚都与测试系统相应的通道在电性能上完成了连接，并且没有信号引脚与其他信号引脚、电源或地发生短路。     测试时间的长短直接影响测试成本的高低，而减少平均测试时间的一个最好方法就是尽可能早地发现并剔除坏的芯片。Open-Short测试能快速检测出DUT是否存在电性物理缺陷，如引脚短路、bond wire缺失、引脚的静电损坏、以及制造缺陷等。     另外，在测试开始阶段，Open-Short测试能及时告知测试机一些与测试配件有关的问题，如ProbeCard或器件的Socket没有正确的连接。 二、测试方法 Open-Short测试的条件在器件的规格数或测试 计划 项目进度计划表范例计划下载计划下载计划下载课程教学计划下载 书里通常不会提及，但是对大多数器件而言，它的测试方法及参数都是标准的，这些标准值会在稍后给出。 基于PMU的Open-Short测试是一种串行（Serial）静态的DC测试。首先将器件包括电源和地的所有管脚拉低至“地”（即我们常说的清0），接着连接PMU到单个的DUT管脚，并驱动电流顺着偏置方向经过管脚的保护二极管—— 一个负向的电流会流经连接到地的二极管（图3-1），一个正向的电流会流经连接到电源的二极管（图3-2），电流的大小在100uA到500uA之间就足够了。大家知道，当电流流经二极管时，会在其P-N结上引起大约0.65V的压降，我们接下来去检测连接点的电压就可以知道结果了。     既然程序控制PMU去驱动电流，那么我们必须设置电压钳制，去限制Open管脚引起的电压。Open-Short测试的钳制电压一般设置为3V——当一个Open的管脚被测试到，它的测试结果将会是3V。     串行静态Open-Short测试的优点在于它使用的是DC测试，当一个失效（failure）发生时，其准确的电压测量值会被数据记录（datalog）真实地检测并显示出来，不管它是Open引起还是Short导致。缺点在于，从测试时间上考虑，会要求测试系统对DUT的每个管脚都有相应的独立的DC测试单元。对于拥有PPPMU结构的测试系统来说，这个缺点就不存在了。     当然，Open-Short也可以使用功能测试（Functional Test）来进行，我会在后面相应的章节提及。 图3-1.对地二极管的测试        测试下方连接到地的二极管，用PMU抽取大约-100uA的反向电流；设置电压下限为-1.5V，低于-1.5V（如-3V）为开路；设置电压上限为-0.2V，高于-0.2V（如-0.1V）为短路。此方法仅限于测试信号管脚（输入、输出及IO口），不能应用于电源管脚如VDD和VSS. 图3-2.对电源二极管的测试        测试上方连接到电源的二极管，用PMU驱动大约100uA的正向电流；设置电压上限为1.5V，高于1.5V（如3V）为开路；设置电压下限为0.2V，低于0.2V（如0.1V）为短路。此方法仅限于测试信号管脚（输入、输出及IO口），不能应用于电源管脚如VDD和VSS.          电源类管脚结构和信号类管脚不一样，无法照搬上述测试方法。不过也可以测试其开路情形，如遵循已知的良品的测量值，直接去设置上下限。     图3-3是一个Open-Short对地二极管测试的datalog，从中大家可以看到各种测试结果。 图3-3.Open-Short Test datalog 第四章.DC参数测试 摘要 本章节我们来说说DC参数测试，大致有以下内容，              欧姆定律等基础知识              DC测试的各种方法              各种DC测试的实现              各类测试方法的优缺点 一、基本术语        在大家看DC测试部分之前，有几个术语大家还是应该知道的，如下： Hot Switching           热切换，即我们常说的带电操作，在这里和relay（继电器）有关，指在有电流的情况下断开relay或闭合relay的瞬间就有电流流过（如：闭合前relay两端的电位不等）。热切换会减少relay的使用寿命，甚至直接损坏relay，好的程序应避免使用热切换。   Latch-up                   闩锁效应，由于在信号、电源或地等管脚上施加了错误的电压，在CMOS器件内部引起了大电流，造成局部电路受损甚至烧毁，导致器件寿命缩短或潜在失效等灾难性的后果。 二、Binning        Binning（我很苦恼这玩意汉语怎么说——译者）是一个按照芯片测试结果进行自动分类的过程。在测试程序中，通常有两种Binning的方式——hard binning和soft binning. Hard binning控制物理硬件实体（如机械手）将测试后的芯片放到实际的位置中去，这些位置通常放着包装管或者托盘。Soft binning控制软件计数器记录良品的种类和不良品的类型，便于测试中确定芯片的失效类别。Hard binning的数目受到外部自动设备的制约，而Soft binning的数目原则上没有限制。下面是一个Binning的例子： Bin# 类别 01 100MHz下良品 02 75MHz下良品 10 Open-Short测试不良品 11 整体IDD测试不良品 12 整体功能测试不良品 13 75MHz功能测试不良品 14 功能测试VIL/VIH不良品 15 DC测试VOL/VOH不良品 16 动态/静态IDD测试不良品 17 IIL/IIH漏电流测试不良品 从上面简单的例子中我们可以看到，Hard bin 0，Soft bin 01-02是良品，是我们常说的GoodBin；而Hard bin 1,Soft bin 10-17是不良品，也就是我们常说的FailedBin。 测试程序必须通过硬件接口提供必要的Binning信息给handler，当handler接收到一个器件的测试结果，它会去判读其Binning的信息，根据信息将器件放置到相应位置的托盘或管带中。 三、Program Flow        测试程序流程中的各个测试项之间的关系对DC测试来说是重要的，很多DC测试要求前提条件，如器件的逻辑必须达到规定的逻辑状态要求，因此，在DC测试实施之前，通常功能测试需要被验证无误。如果器件的功能不正确，则后面的DC测试结果是没有意义的。图4-1的测试流程图 图解 交通标志图片大全及图解交通标志牌图片大全及图解建筑工程建筑面积计算规范2013图解乒乓球规则图解老年人智能手机使用图解 了一个典型的测试流程，我们可以看到Gross Functional Test在DC Test之前实施了，这将保证所有的器件功能都已经完全实现，并且DC测试所有的前提条件都是满足要求的。        我们在制定测试程序中的测试流程时要考虑的因素不少，最重要的是测试流程对生产测试效率的影响。一个好的流程会将基本的测试放在前面，尽可能早的发现可能出现的失效，以提升测试效率，缩短测试时间。其它需要考虑的因素可能有：测试中的信息收集、良品等级区分等，确保你的测试流程满足所有的要求。 图4-1.测试流程        生产测试进行一段时间后，测试工程师应该去看看测试记录，决定是否需要对测试流程进行优化——出现不良品频率较高的测试项应该放到流程的前面去。 四、Test Summary        测试概要提供了表明测试结果的统计信息，它是为良率分析提供依据的，因此需要尽可能多地包含相关的信息，最少应该包含总测试量、总的良品数、总的不良品数以及相应的每个子分类的不良品数等。在生产测试进行的时候，经常地去看一下Test Summary可以实时地去监控测试状态。图4-2显示的是一个Summary的实例。 TEST SUMMARY                                    TOTAL UNITS     % OF TOTAL TOTAL TESTED..........................100 TOTAL PASSED BIN 1.....................30             30 TOTAL PASSED BIN 2.....................50             50 TOTAL FAILED...........................20             20 CONTINUITY (SHORTS) FAILURES............1              1 CONTINUITY (OPENS)  FAILURES............2              2 GROSS IDD AT VDDMAX.....................0              0 GROSS FUNCTIONAL AT VDDMIN..............7              7 GROSS FUNCTIONAL AT VDDMAX..............0              0 100 MHZ FUNCTIONAL AT VDDMIN...........50 100 MHZ FUNCTIONAL AT VDDMAX............0 75 MHZ FUNCTIONAL AT VDDMIN.............0              0 75 MHZ FUNCTIONAL AT VDDMAX.............0              0 VIL/VIH FUNCTIONAL AT VDDMIN............1              1 VIL/VIH FUNCTIONAL AT VDDMAX............0              0 VOL/VOH DC STATIC AT VDDMIN.............3              3 IDD DYNAMIC AT VDDMAX...................4              4 IDD STATIC AT VDDMAX....................2              2 IIL/IIH AT VDDMAX.......................0              0 IOZL/IOZH AT VDDMAX.....................0              0 Power Supply Alarms.....................0 Average Static IDD.....................26.8uA                                                    图4-2.Test Summary 五、DC测试与隐藏电阻        许多DC测试或验证都是通过驱动电流测量电压或者驱动电压测量电流实现的，其实质是测量电路中硅介质产生的电阻值。当测试模式为驱动电流时，测量到的电压为这部分电阻上产生的电压；与之相似，驱动电压时，测量到的电流为这部分电阻消耗的电流。        我们按照器件规格书来设计半导体电路，基本上每条半导体通路的导通电压、电路电阻等详细的参数都已规定；整体传导率也可能随着器件不同的功能状态而改变，而处于全导通、半导通和不导通的状态。        在DC参数测试中欧姆定律用于计算所测试的电阻值，验证或调试DC测试时，我们可以将待测的电路看作电阻来排除可能存在的缺陷，通过驱动和测量得到的电压和电流值可以计算出这个假设电阻的阻抗。    Parameter Description Test Conditions Min Max Unit VOL Output Low Voltage VDD=Min, IOL=8.0mA   0.4 V        我们可以用VOL这个参数来举例说明：VOL=0.4V，IOL=8.0mA，这个参数陈述了输出门电路驱动逻辑0时在输出8mA电流情况下其上的电压不能高于0.4V这样一个规则。了解了这个信息，我们可以通过欧姆定律去计算器件管脚上拥有的输出电阻，看它是否满足设计要求。通过定律公式R=V/I我们可以知道，器件设计时，其输出电阻不能高于50ohm，但是我们在规格书上看不到“输出电阻”字样，取而代之的是VOL和IOL这些信息。   注：很多情况下我们可以用电阻代替待测器件去验证整个测试相关环节的正确性，它能排除DUT以外的错误，如程序的错误或负载板的问题，是非常有效的调试手段。 六、VOH/IOH        VOH指器件输出逻辑1时输出管脚上需要保证的最低电压（输出电平的最小值）；IOH指器件输出逻辑1时输出管脚上的负载电流（为拉电流）。下表是256 x 4静态RAM的VOH/IOH参数说明：      Parameter Description Test Conditions Min Max Unit VOH Output High Voltage VDD=4.75V, IOH= -5.2mA 2.4   V     测试目的        VOH/IOH测试实际上测量的是输出管脚在输出逻辑1时的电阻，此测试确保输出阻抗满足设计要求，并保证在严格的VOH条件下提供所定义的IOH电流。   测试方法        VOH/IOH测试可以通过静态或动态方式实现，这里我们先说说静态方法。如图4-3，静态测试时，器件的所有输出管脚被预置到输出逻辑1状态，测试机的PMU单元通过内部继电器的切换连接到待测的输出管脚，接着驱动（拉出）IOH电流，测量此时管脚上的电压值并与定义的VOH相比较，如果测量值低于VOH，则判不合格。对于单个PMU的测试机来说，这个过程不断地被重复直到所有的输出管脚都经过测试，而PPPMU结构的测试机则可以一次完成。 注：1）使用VDDmin作为此测试最差情形；        2）IOH是拉出的电流，对测试机来说它是负电流；        3）测试时需要设置电压钳制。                                                              图4-3.VOH测试  阻抗计算        VOH测试检验了器件当输出逻辑1时输出管脚输送电流的能力，另一种检验这种能力的途径则是测量逻辑1状态时输出端口的阻抗。如图4-4，施加在等效电路中电阻上的压降为E=4.75-2.4=2.35V，I=5.2mA，则R=E/I=452ohm，那么此输出端口的阻抗低于452ohm时，器件合格。在调试、分析过程中将管脚电路合理替换为等效电路可以帮助我们简化思路，是个不错的方法。                                                                         图4-4.等效电路   故障寻找        开始Trouble Shooting前，打开dataloger纪录测量结果，如果待测器件有自己的标准，测试并纪录测量结果后，所得结果不外乎以下三种情况：         1．  VOH电压正常，测试通过；         2．  在正确输出逻辑1条件下，VOH电压测量值低于最小限定，测试不通过；         3．  在错误的输出条件下，如逻辑0，VOH电压测量值远低于最小限定，测试不通过。这种情况下，测试机依然试图驱动反向电流到输出管脚，而管脚因为状态不对会表现出很高的阻抗，这样会在PMU上引起一个负压，这时保护二极管会起作用，将电压限制在-0.7V左右。     当故障（failure）发生时，我们需要观察datalog中的电压测量值以确定故障类型，是上述的第2种情况？还是第3种？ Datalog of:  VOH/IOH Serial/Static test using the PMU   Pin  Force/rng    Meas/rng    Min   Result PIN1  -5.2mA/ 10mA   4.30V/8V   2.40 V PASS PIN2  -2.0mA/ 10mA   2.34V/8V   2.40 V FAIL PIN3  -5.2mA/ 10mA   3.96V/8V   2.40 V PASS PIN4  -5.2mA/ 10mA   3.95V/8V   2.40 V PASS PIN5  -8.0mA/ 10mA   3.85V/8V   2.40 V PASS PIN6  -8.0mA/ 10mA  -.782V/8V   2.40 V FAIL 如果只是测量值低于最小限定，则很可能是器件自身的缺陷，如上面datalog中pin2的失效，从中我们可以看到测试发生时预处理成功实现，器件处于正确的逻辑状态，而输出端的阻抗很大。这有可能是测试硬件上的阻抗附加到了其中，因此对测试机及测试配件的校验工作就显得很重要了。 故障也可能是因为器件没有正确地进行预处理而导致逻辑状态不对引起的，上面datalog中pin6的失效就是这种情况。 在进行DC测试之前，应该保证进行预处理的向量正确无误，这就要将预处理工作当作一项功能测试来进行。在测试流程中，代表预处理功能的测试项应该放到相应的DC测试项之前。只有它通过了保证了预处理已经正确实施，我们才去做DC测量；否则我们就要花时间去解决预处理功能的测试问题。只有输出被设定为正确地状态，VOH/IOH测试才有意义。 图3-3.Open-Short Test datalog 七、VOL/IOL        VOL指器件输出逻辑0时输出管脚上需要压制的最高电压（输出电平的最大值）；IOL指器件输出逻辑0时输出管脚上的负载电流（为灌电流）。下表是256 x 4静态RAM的VOL/IOL参数说明：   Parameter Description Test Conditions Min Max Unit VOL Output Low Voltage VDD=4.75V, IOL= 8.0mA   0.4 V   测试目的        VOL/IOL测试实际上测量的是输出管脚在输出逻辑0时的电阻，此测试确保输出阻抗满足设计要求，并保证在严格的VOL条件下吸收所定义的IOL电流。换句话说，器件的输出管脚必须吃进规格书定义的最小电流而保持正确的逻辑状态。   测试方法        与VOH/IOH一样，VOL/IOL测试也可以通过静态或动态方式实现，这里我们还是先说说静态方法。如图4-5，静态测试时，器件的所有输出管脚被预置到输出逻辑0状态，测试机的PMU单元通过内部继电器的切换连接到待测的输出管脚，接着驱动（灌入）IOL电流，测量此时管脚上的电压值并与定义的VOL相比较，如果测量值高于VOL，则判不合格。对于单个PMU的测试机来说，这个过程不断地被重复直到所有的输出管脚都经过测试，而PPPMU结构的测试机则可以一次完成。 注：1）使用VDDmin作为此测试最差情形；        2）IOL是灌入的电流，对测试机来说它是正电流；        3）测试时需要设置电压钳制。                                                           图4-5.VOL测试  阻抗计算        VOL测试检验了器件当输出逻辑0时输出管脚吸收电流的能力，另一种检验这种能力的途径则是测量逻辑0状态时输出端口的阻抗。如图4-6，施加在等效电路中电阻上的压降为E=VOL-VSS=0.4V，I=8mA，则R=E/I=50ohm，那么此输出端口的阻抗低于50ohm时，器件合格。                                                         图4-6.等效电路   故障寻找        开始Trouble Shooting前，打开dataloger纪录测量结果，如果待测器件有自己的标准，测试并纪录测量结果后，所得结果不外乎以下三种情况：               1.       VOL电压正常，测试通过；         2.       在正确输出逻辑0条件下，VOL电压测量值高于最大限定，测试不通过；         3.       在错误的输出条件下，如逻辑1，VOL电压测量值远高于最大限定，测试不通过。这种情况下，datalog中将显示程序中设定的钳制电压值。     当故障（failure）发生时，我们需要观察datalog中的电压测量值以确定故障类型，是上述的第2种情况？还是第3种？   如果只是测量值高于最大限定，则很可能是器件自身的缺陷，如上面datalog中pin2的失效，从中我们可以看到测试发生时预处理成功实现，器件处于正确的逻辑状态，而输出端的阻抗稍大。这有可能是测试硬件上的阻抗附加到了其中，因此对测试机及测试配件的校验工作就显得很重要了。 故障也可能是因为器件没有正确地进行预处理而导致逻辑状态不对引起的，上面datalog中pin6的失效就是这种情况。 在进行DC测试之前，应该保证进行预处理的向量正确无误，这就要将预处理工作当作一项功能测试来进行。在测试流程中，代表预处理功能的测试项应该放到相应的DC测试项之前。只有它通过了保证了预处理已经正确实施，我们才去做DC测量；否则我们就要花时间去解决预处理功能的测试问题。同样，只有输出被设定为正确地状态，VOL/IOL测试才有意义。 八、IDD Gross Current     在说Gross IDD之前，我们先说说什么是IDD。IDD的定义有很多，其中包括流过Drain to Drain（CMOS D极）的电流；Drain to GND的电流；Drain的leakage电流等等。普遍认为最符合实际的定义应该是：IDD的测试分动态和静态两种电流，动态IDD是器件在正常工作时，Drain对GND的漏电流，静态IDD是器件在静态时Drain对GND的漏电流。     理论讲Drain对Source是高阻的状态，如图4-7，在D-S没有正向偏置，G-S反向偏置，导电沟道打开后，D到S才会有电流的流过，但实际上由于自由电子的存在，自由电子的附着在SiO2和N+，导致D-S有漏电流，此漏电流就是IDD。在COMS电路中称为IDD，在TTL电路中称ICC。     这里我们先讲讲器件毛的IDD之和——Gross IDD，它的意义在于在Open-Short测试之后，尽早地挑选出功耗较大的电路，因为功耗较大意味着器件存在结构缺陷，或者已经损坏。一般说来，器件的Gross IDD越大，其功耗越大。                                             图4-7.增强型MOS管结构及符号  Gross IDD测试方法     Gross IDD测试在CP测试中肯定存在，在FT测试中也可能包含，它测量的是流入VDD管脚的电流。理论上讲，IDD测试在器件功能正确且被成功预处理的情况下才能保证测量值的正确性，但是测试的效率性要求Gross IDD通常在功能测试之前实施，这种情况下我们不知道器件有没有被正确的预处理，因此Gross IDD的边界我们通常放得很宽。     首先，Reset器件或者将所有的输入管脚设置为固定的状态——低或者高，VIL设置为0V，VIH设置为VDD；所有的输出管脚与负载断开——输出电流会增加IDD的测量值从而引起误判。其次，正确地并且尽可能简单地预处理相应的功能，使器件进入稳定的状态。接下来就是测量进入器件的整体供电电流了，电流超出界限则表示功耗过大、器件失效，直接退出测试并被丢弃。     初次开发时，如果发现IDD测试很大，建议用万用电表测量没有放IC时，测试socket 上电源到地的电阻，如果电阻比较小，说明你焊接可能导致有些虚短，要查下电路；其次在电源端加上VDD，看是否电压有被拉下的情况。还有通常VDD pin 会放置bypass电容，电容的作用是滤波，滤掉高频的成分，但是电容有时也会影响IDD的测试，比如电容被击穿，电容过大但DELAY时间给的不够，导致电压在没有上升到VDD的时候进行测量。还有IC与测试座接触不好的时候，也会导致IDD较大。     前面说过，边界（limit）会放得比较宽，那如何确定呢？首先想到的当然是器件规格书，通常将边界设置为器件规格书中额定参数的2-3倍。但是有时候我们会发现器件的规格书中”IDD Current Limit”一栏写着”TBD”（to be determined），这时候，我们就需要通过实际测试去确定此项参数，通常是测试一定数量的芯片，观察其IDD电流读数，得出平均的合理的参数，再以其2-3倍作为边界。                                                    图4-8.Gross IDD测试 阻抗计算        Gross IDD测量的是器件VDD和地之间的总的阻抗，例如VDD定义在5.25V、IDD上限限制在45mA，则我们通过欧姆定律就可以知道器件所允许的最小阻抗。如图4-9的等效电路，我们可以知道边界情况相当于测试了一个117ohm的电阻。                                                    图4-9.阻抗计算等效电路   故障寻找        打开datalogger观察测量结果，拿一颗标准样片（良品）测试后，其测试结果不外乎以下三种情况：         1.       电流在正常范围，测试通过；         2.       电流高于上限，测试不通过；         3.       电流低于下限，测试不通过。  Datalog of: Gross IDD Current using the DPSPin   Force/rng     Meas/rng      Min   Max    Result DPS1  5.25V/10V     11.7mA/50mA  -1mA   +45mA  PASS         当测试不通过的情况发生，我们要就要找找非器件的原因了：将器件从socket上拿走，运行测试程序空跑一次，测试结果应该为0电流；如果不是，则表明有器件之外的地方消耗了电流，我们就得一步步找出测试硬件上的问题所在并解决它，比如移走Loadboard再运行程序，这样就可以判断测试机是否有问题。我们也可以用精确点的电阻代替器件去验证测试机的结果的精确度。 注：0电流在datalogger中可能显示的不是0.0，对于不同的量程，有着相应的分辨率，如对于20mA的量程，它的0电流显示在datalogger上也许就是0.01mA。 九、IDD Static Current        静态指器件处于非活动状态，IDD静态电流就是指器件静态时Drain到GND消耗的漏电流。静态电流的测试目的是确保器件低功耗状态下的电流消耗在规格书定义的范围内，对于依靠电池供电的便携式产品的器件来说，此项测试格外重要。下表是一个静态电流参数的例子：   Parameter Description Test Conditions Min Max Units IDD Static PowerSupply Current VDD=5.25V Input=VDD Iout=0   +22 uA   测试方法        静态IDD也是测量流入VDD管脚的总电流，与Gross IDD不同的是，它是在运行一定的测试向量将器件预处理为已知的状态后进行，典型的测试条件是器件进入低功耗状态。测试时，器件保持在低功耗装态下，去测量流入VDD的电流，再将测量值与规格书中定义的参数对比，判断测试通过与否。VIL、VIH、VDD、向量序列和输出负载等条件会影响测试结果，这些参数必须严格按照规格书的定义去设置。        设计人员应该准备准确的向量序列以完成对器件的预处理，将器件带入低功耗模式，如果向量的效果不理想，则需要进一步完善，精准的预处理序列是进行静态IDD测试的关键。        测试硬件外围电路的旁路电容会影响测试结果，如果我们期望的IDD电流非常小，比如微安级，在测量电流前增加一点延迟时间也许会很有帮助。在一些特殊情况中，甚至需要使用Relay在测量电流前将旁路电容断开以确保测量结果的精确。                                                    图4-10.静态电流测试 阻抗计算        静态电流测试实际上测量的也是器件VDD和GND之间的阻抗，当VDD电压定义在5.25V、IDD上限定义在22uA，根据欧姆定律我们能得到可接受的最小阻抗，如图4-11，最小的阻抗应该是238.636欧姆。                                                    图4-11.等效电路 故障寻找        静态电流测试的故障寻找和Gross IDD大同小异，datalog中的测试结果也无非三种：         1.       电流在正常范围，测试通过；         2.       电流高于上限，测试不通过；         3.       电流低于下限，测试不通过。  Datalog of:  Static IDD Current using the PMUPin   Force/rng     Meas/rng      Min   Max    Result VDD1  5.25V/10V    19.20uA/25uA  -1uA  +22uA   PASS         同样，当测试不通过的情况发生，我们要就要找找非器件的原因了：将器件从socket上拿走，运行测试程序空跑一次，测试结果应该为0电流；如果不是，则表明有器件之外的地方消耗了电流，我们就得一步步找出测试硬件上的问题所在并解决它，比如移走Loadboard再运行程序，这样就可以判断测试机是否有问题。我们也可以用精确点的电阻代替器件去验证测试机的结果的精确度。     在单颗DUT上重复测试时，静态电流测试的结果应该保持一致性，且将DUT拿开再放回重测的结果也应该是一致和稳定的。 十、 IDDQ        IDDQ是指当CMOS集成电路中的所有管子都处于静止状态时的电源总电流。IDDQ测试目的是测量逻辑状态验证时的静止（稳定不变）的电流，并与标准静态电流相比较以提升测试覆盖率。        IDDQ测试运行一组静态IDD测试的功能序列，在功能序列内部的各个独立的断点，进行6-12次独立的电流测量。测试序列的目标是，在每个断点验证验证总的IDD电流时，尽可能多地将内部逻辑门进行开-关的切换。        IDDQ测试能直接发现器件电路核心是否存在其他方法无法检测出的较小的损伤。 十一、IDD Dynamic Current        动态指器件处于活动状态，IDD动态电流就是指器件活动状态时Drain到GND消耗的电流。动态电流的测试目的是确保器件工作状态下的电流消耗在规格书定义的范围内，对于依靠电池供电的便携式产品的器件来说，此项测试也是很重要的。下表是一个动态电流参数的例子：   Parameter Description Test Conditions Min Max Units IDD Dynamic PowerSupply Current VDD=5.25V f=fMAX=66MHz   18 mA   测试方法        动态IDD也是测量流入VDD管脚的总电流，通常由PMU或DPS在器件于最高工作频率下运行一段连续的测试向量时实施，测量结果与规格书中定义的参数对比，判断测试通过与否。与静态IDD测试相似，VIL、VIH、VDD、向量序列和输出负载等条件会影响测试结果，这些参数必须严格按照规格书的定义去设置。        一些测试系统拥有使用DPS测量电流的能力，但是硬件所提供的精度限制了其对低电流测试的可靠度。如果DPS测量电流的精确度不足以胜任我们对精度的要求，我们就需要使用PMU来获取更高精度，代价是测试时间的增加。        设计人员应该准备准确的向量序列以完成对器件的预处理，将器件带入最高功耗的工作模式，如果向量的效果不理想，则需要进一步完善，精准的预处理序列也是进行动态IDD测试的关键，测试硬件外围电路的旁路电容也会影响测试结果。如图4-12。                                                    图4-12.动态电流测试 阻抗计算        动态电流测试实际上测量的是器件全速运行时VDD和GND之间的阻抗，当VDD电压定义在5.25V、IDD上限定义在18mA，根据欧姆定律我们能得到可接受的最小阻抗，如图4-13，最小的阻抗应该是292欧姆。                                                    图4-13.等效电路 故障寻找     动态电流测试的故障寻找和Gross IDD也是大同小异，datalog中的测试结果也无非三种：         1.       电流在正常范围，测试通过；         2.       电流高于上限，测试不通过；         3.       电流低于下限，测试不通过。         Datalog of:  Dynamic IDD Current using the DPS       Pin   Force/rng     Meas/rng      Min   Max    Result       DPS1  5.25v/10v     12.4ma/25ma   -1ma  +18ma     PASS         同样，当测试不通过的情况发生，我们要就要找找非器件的原因了：将器件从socket上拿走，运行测试程序空跑一次，和GrossIDD及静态IDD一样，测试结果应该为0电流；如果不是，则表明有器件之外的地方消耗了电流，我们就得一步步找出测试硬件上的问题所在并解决它，比如移走Loadboard再运行程序，这样就可以判断测试机是否有问题。我们也可以用精确点的电阻代替器件去验证测试机的结果的精确度。     测试动态IDD时，PMU上的时间延迟应该被考虑到，这需要我们做一些试验性的工作以确定这些因素。在一些特殊情况中，甚至需要使用Relay在测量电流前将旁路电容断开以确保测量结果的精确。在单颗DUT上重复测试时，动态电流测试的结果也应该保持一致性，且将DUT拿开再放回重测的结果也应该是一致和稳定的。 十二、入电流（IIL/IIH）测试        IIL是驱动低电平（L）时的输入（I）电流（I），IIH则是驱动高电平（H）时的输入（I）电流（I）。下表是256 x 4静态RAM的IIL/IIH参数说明： Parameter Description Test Conditions Min Max Units IIL，IIH Input Load Current VDD=5.25V Vss≤Vin≤VDD -10 10 uA   测试目的        IIL测试测量的是输入管脚到到VDD的阻抗，IIH测量的则是输入管脚到VSS的阻抗。此项测试确保输入阻抗满足参数设计要求，并保证输入端不会吸收高于器件规格书定义的IIL/IIH电流。另外，这也是验证和发现COMS工艺制程中是否存在问题的好方法。IIL/IIH测试方法有不少，下面一一表述。  串行（静态）测试法        进行IIL测试时，首先电源端施加VDDmax，所有的输入管脚通过Pin Driver施加VIH预处理为逻辑1状态；接着通过切换将DC测量装置（如PMU）连接到待测的管脚，驱动低电平输入，测量其电流并与期间规格书中定义的IIL边界进行比较；完成后再切换到下一个待测引脚。这个过程不断重复直到所有的输入管脚均完成测试。 图4-14.串行/静态测试（IIL）     与之类似，进行IIH测试时，首先电源端施加VDDmax，所有的输入管脚通过Pin Driver施加VIL预处理为逻辑0状态；接着通过切换将PMU连接到待测的管脚，驱动高电平输入，测量其电流并与期间规格书中定义的IIH边界进行比较；完成后再切换到下一个待测引脚。这个过程不断重复知道所有的输入管脚均完成测试。与IIL不同之处在于，IIH测试要求电压钳制，测试时要确认VDD、Vin及IIL/IIH limit等的设置正确。   图4-15.串行/静态测试（IIH）          在对某个管脚进行测试时，IIL测试和IIH 测试是交替而独立进行的，先驱动低电平测量电流，再驱动高电平测量电流，然后管脚在下一个管脚测试前恢复为最初的状态。     串行静态测试的优点在于，可以单独地每一个管脚上的电流；另外，因为被测的管脚与其它输入管脚接受的电平不一样，故管脚与管脚之间的漏电流路径都会显现。缺点也是有的，那就是测试时间的增加。     注意，对于一些类型的DUT，将所有输入设置为低或者高也许会引起一些问题，如将器件带入未知状态，这需要事先对待测器件的功能真值表进行确认。还要注意的是，其他双向IO管脚在进行IIL/IIH测试时可能会意外打开，如果这些引脚由测试机驱动，高的IDD电流可能引起DUT内部供电电压低于输入测试电压，以便输入保护装置吸收多出的电流；如果DUT是CMOS工艺，就算这些双向IO管脚处于悬空状态，依然有高电流产生的可能。解决方法是，在这些管脚上加上输出负载，把它们固定成逻辑1或逻辑0电平，这样即使它们打开了，电流也被负载电路给限制了。  阻抗计算        当管脚上施加的是VDD电平，IIL/IIH测试实际上测量的是此管脚到VSS的阻抗；相反，当管脚上施加的是VSS电平，IIL/IIH测试实际上测量的则是此管脚到VDD的阻抗。通过施加电压测量电流，我们可以根据欧姆定律计算出其输入阻抗。器件的规格书定义了输入管脚施加VDDmax电压下允许流入管脚的最大电流，从中我们可以得出器件必需具备的最小输入阻抗。如图4-16情况下，输入阻抗必须大于525Kohm测试才会通过。   图4-16.IIL/IIH阻抗计算  并行测试法        有些测试系统拥有per pin PMU的架构，这允许它进行并行的漏电流测试。所谓并行就是所有的输入管脚同时而独立地施加电压并进行电流测量——驱动逻辑1到所有的输入管脚，同时测量它们的电流；接着驱动逻辑0到所有的输入管脚，再去测量它们的电流。测量的结果与程序中设定的边界相比较以判断器件通过与否。        并行漏电流测试的优点在于其速度快，所有的待测管脚同一时间测试完毕，节省了大量测试时间。缺点有二，一是因为所有管脚同时施加相同的电平，管脚间的漏电流难以发现；二是要求测试机拥有per pin PMU结构，增加了硬件成本。   图4-17.并行测试（IIL/IIH）  集体测试法        部分测试系统能够进行集体漏电流测试（群测），就是单个的PMU连接到所有的输入管脚，在同一时间测量整体的电流：驱动所有输入管脚到逻辑1点平，测量总电流；再驱动所有输入管脚到逻辑0点平，测量总电流。测量的结果与程序中设定的边界相比较以判断器件通过与否。        集体测试法的电流边界是基于器件规格书中的单独管脚的限定而设置的，如求和。如果实际测量的电流值，则我们通常需要按照前面介绍的串行/静态测试法对每个管脚进行独立的测试。群测法对COMS器件的测试效果较好，因为COMS器件的输入阻抗较高，通常我们测得的都是0电流，如果有异常，表现很明显。部分情况下不能使用群测法，如有特定低阻抗的输入管脚，外接上拉、下拉等情况，它们消耗的电流必然较大。        群测法的优点自不必说，能在短时间内迅速地进行漏电流的测试而不必强调per pin PMU结构，算是融合了串行和并行各自的优点；但是有缺点也是必然的：测试对象有限，只能运用于高输入阻抗的器件；单独管脚的漏电流无法知道；出现fail的情况必须用串行/静态测试法重新测试。   图4-18.集体测试（IIL/IIH）  故障寻找        打开datalogger观察测量结果，测试某个器件后，其测试结果不外乎以下三种情况：         1.  电流在正常范围，测试通过；         2.  电流高于上限或低于下限，测试不通过，但是电流在边界附近或在机台量程之 内，偏差较小；         3.  电流高于上限或低于下限，测试不通过，且电流不在边界附近或在机台量程之 外，偏差较大。          当测试不通过的情况发生，我们首先要找找非器件的原因：将器件从socket上拿走，运行测试程序空跑一次，测试结果应该为0电流；如果不是，则表明有器件之外的地方消耗了电流，我们就得一步步找出测试硬件上的问题所在并解决它，这和我们之前介绍的电流类测试是一致的。        Datalog of:  IIL/IIH        Serial/Static test using the PMU         Pin  Force/rng    Meas/rng     Min     Max      Result        PIN1  5.250 V/8V   1.0na/20uA  -10.0uA  10.0uA     PASS        PIN1  0.000 V/8V   0.0na/20uA  -10.0uA  10.0uA     PASS        PIN2  5.250 V/8V  20.4ua/20uA  -10.0uA  10.0uA     FAIL        PIN2  0.000 V/8V   0.0na/20uA  -10.0uA  10.0uA    PASS        PIN3  5.250 V 8V   1.0na/20uA  -10.0uA  10.0uA     PASS        PIN3  0.000 V/8V  -1.0na/20uA  -10.0uA  10.0uA    PASS        PiN4  5.250 V/8V   1.0na/20uA  -10.0uA  10.0uA    PASS        PIN4  0.000 V/8V -18.6ua/20uA  -10.0uA  10.0uA    FAIL        上面的datalog显示pin4的测量值偏离了边界，但是还在测量范围之内（<20uA），这是情况2的情形，这可能是器件本身的缺陷引起，也有可能由晶圆制造过程中的异变或静电对管脚的伤害造成。从datalog中我们可以看出，这是器件内管脚到VDD端的通路出了问题导致了漏电流——给管脚施加GND电平时有电流从VDD端经器件流往PMU，引起负电流。需要的话可以通过电阻代替法校验PMU的准确度以保证测量的精度。        而pin2的测量值则属于情况3的情形，实际测量值超出了量程，PMU设置了自我保护，给出了接近满量程的测量值，这种情形基本可以确定器件存在一系列的重大缺陷。从datalog中可以看出这是管脚到VSS端的问题引起的漏电流——给管脚施加VDD电平有正向电流从PMU经器件流往VSS端。 十三、输入结构－高阻/上拉/下拉        一些特定类型的输入管脚会有上拉、下拉或其他的阻抗性关联电路，器件的规格书中可能会定义其电流的范围，例如80pA到120uA，此范围表明设计人员对这个管脚在规格书中规定的条件下的电流值期望在100uA左右。既然每个管脚可能吸收的电流不尽相同，那么就要对他们进行独立测试，集中测试法就不能在这里使用了，推荐的是并行测试法，有效而迅速。阻抗性输入也可能影响器件的IDD电流，这取决于每个输入管脚上施加的电平。                                                图4-19.CMOS电路输入类型 十四、输出扇出        扇出指的是器件单个的输出管脚驱动（或控制）下游与之连接的多个输入管脚的能力，其根本还是输出电压和电流的参数。        前面我们单独地说了些输入和输出的一些参数，如IIL/IIH、VOL/IOL、VOH/IOH，现在我们来看看应用电路的设计工程师如何使用这些参数。图4-20显示了器件输入和输出各项参数的关系。在大多数的应用中，各种各样的芯片通过直接的互联完成相互间的通信，这意味着器件的某个输出管脚将会连接到一个或几个其他器件的一个或多个输入管脚。                                                  图4-20.输入与输出的参数关系       需要将一系列的器件运用于同一个系统的应用工程师需要知道每个输入管脚的电压和电流要求以及每个输出管脚的电压和电流驱动能力，这些信息在器件的规格书中会定义，我们测试程序要做的就是提供合适的测试条件，测试器件以保证满足这些已经公布的参数的要求。下面是规格书的例子：   Parameter Description Test Conditions Min Max Units VOH Output HIGH Voltage VCC = 4.75V, IOH = -2.6mA 2.4   V VOL Output LOW Voltage VCC = 4.75V, IOL = 24.0mA   0.4 V IIL Input Low Load Current Vin = 0.4V -800   μA IIH Input High Load Current Vin = 2.4V   150 μA       注意：TTL和CMOS电路的扇出是不同的，多数CMOS电路拥有高阻抗的输入结构，其扇出实际上是不受限制的，换句话说，只要时间上足够，一个CMOS的输出能驱动任意多的CMOS的输入。CMOS的输入如同电容，越多的输入连到一起，电容值越大。驱动这个大“电容”的前端的输出就需要足够的时间对其进行冲放电——逻辑0到1的转换时，充电将电平拉高至VIH；1到0的转换时，则放电将电平拉低至VIL。同样，在测试时器件的输出要克服测试系统输入通道上的寄生电容。       呵呵，最后我们来做个测验：结合图4-20和规格书中的参数，朋友们算一下，当输出端驱动低电平时，它能驱动多少输入管脚？驱动高电平时，它又能驱动多少管脚？在应用上，我们能为此输出端最多连接多少输入管脚？ 十五、高阻电流（High Impedance Currents, IOZH/IOZL）        IOZL指的是当一个低电平（L）施加在一个处于高阻态（Z）的输出管脚（O）上，管脚上产生的漏电流（I）；与之相似，IOZH指的是当一个高电平（H）施加在一个处于高阻态（Z）的输出管脚（O）上，管脚上产生的漏电流（I）。   测试目的        IOZ测试的目的是确保器件输出管脚被预置为高阻态时，其输出阻抗足够高，或者说管脚能处于“关闭”状态。IOZL测试测量的是处于高阻态时输出管脚到VDD的阻抗，IOZH测试测量的则是输出管脚到GND的阻抗。它们实质上是确定输出管脚关闭时的阻抗满足设计要求，以保证管脚上不会产生高于规格书定义的漏电流。这也是发现CMOS器件制程缺陷的好方法。下表是IOZ定义的例子：   Parameter Description Test Conditions Min Max Units IOZ Output Current High-Z VSS ≦, Vout ≦VDD = 5.25V Output Disabled -2.0 +2.0 uA   测试方法 1、  串行/静态测试法     实施IOZ测试时，施加VDD，运行将器件管脚预处理到高阻态的向量。DC测试系统（如PMU）依次驱动高电平和低电平到某个待测管脚，测量电流值，然后将测量值与规格书中的边界值相比较，并判断测试通过与否。此过程不断重复直到所有的高阻态管脚均测试完毕。测试时确定VDD、VOZ（voltage applied to the output）施加正确，并检查程序中电流边界设定正确与否；此项测试要求设定电流钳制。     与之前的DC类测试相似，串行测试法的优点在于能够独立测试每个管脚，缺点也是测试时间的问题。                                                    图4-21. IOZ测试   2、  并行测试法     一些测试系统拥有并行DC测试的能力，如per pin PMU结构的测试系统，用它们进行IOZ测试则简单的多：施加VDD，运行预处理向量，先向所有的待测管脚同时施加低（或高）电平，测量电流值，并将测量值与规格书定义的测试边界相比较，判断测试通过与否；再同时施加高（或低）电平，重复上一操作。             优缺点相信大家都清楚：节省了测试时间，但是测试系统本身成本高。   注：a. 之前提到的集体测试法不能运用于IOZ测试。        b. 测试前仔细阅读相关文档，确定哪些管脚需要测试。        c. VDD施加VDDmax ；施加到管脚的电平，高对应VDDmax，低对应0V。   阻抗计算     前面说过，IOZ测试的实质是测量高阻态下的输出管脚的相关阻抗。由欧姆定律R=U/I可知，图4-22中的最小阻抗为2.625Mohm，当实际阻抗低于此值，测试将会fail. 一般来说，CMOS器件的输出阻抗范围在20M-50Mohm之间，因此高阻态下的输出阻抗会更高，基本上远远高于器件规格书中的定义值。                                                   图4-22.阻抗计算  故障寻找     打开datalogger观察IOZ测量结果，测试某个器件后，其测试结果不外乎以下三种情况：         1．电流在正常范围，测试通过；         2.  电流高于上限或低于下限，测试不通过，但是电流在边界附近或在机台量程之 内，偏差较小；         3.  电流高于上限或低于下限，测试不通过，且电流不在边界附近或在机台量程之 外，偏差较大。  Datalog of:  IOZL/IOZH Serial/Static test using the PMU  Pin  Force/rng    Meas/rng     Min     Max      Result PIN1   5.250V/8V   1.0na/10uA  -2.00uA  2.00uA PASS PIN1   0.000V/8V   0.0na/10uA  -2.00uA  2.00uA PASS PIN2   5.250V/8V  10.2ua/10uA  -2.00uA  2.00uA FAIL PIN2   0.000V/8V   1.0na/10uA  -2.00uA  2.00uA PASS PIN3   5.250V/8V   0.0na/10uA  -2.00uA  2.00uA PASS PIN3   0.000V/8V  -1.0na/10uA  -2.00uA  2.00uA PASS PIN4   5.250V/8V   1.0na/10uA  -2.00uA  2.00uA PASS PIN4   0.000V/8V  -7.8ua/10uA  -2.00uA  2.00uA FAIL          当测试不通过的情况发生，我们首先要找找非器件的原因：将器件从socket上拿走，运行测试程序空跑一次，测试结果应该为0电流；如果不是，则表明有器件之外的地方消耗了电流，我们就得一步步找出测试硬件上的问题所在并解决它，这和我们之前介绍的电流类测试是一致的。     上面的datalog显示pin4的测量值偏离了边界，但是还在测量范围之内（<10uA），这是情况2的情形，这可能是器件本身的缺陷引起，也有可能由晶圆制造过程中的异变或静电对管脚的伤害造成。从datalog中我们可以看出，这是器件内管脚到VDD端的通路出了问题导致了漏电流——给管脚施加GND电平时有电流从VDD端经器件流往PMU，引起负电流。需要的话可以通过电阻代替法校验PMU的准确度以保证测量的精度。        而pin2的测量值则属于情况3的情形，实际测量值超出了量程，PMU设置了自我保护，给出了接近满量程的测量值，这种情形基本可能是器件存在一系列的重大缺陷，或者器件没有预处理到期望的状态，甚至可能是loadboard上有细小的杂物。     如果器件没有被正确地预处理，管脚上就可能是逻辑0或逻辑1状态，这时候它的阻抗比期望值小得多。所以进行IOZ测试之前，其预处理向量需要事先验证，通常使用Gross Function Test来进行；如果向量运行后，器件没有达到期望的状态，则我们要花时间解决这个问题。        从datalog中pin2上施加VDDmax产生过多的电流而施加0电平电流正常可以看出，此管脚可能出于逻辑0状态——给管脚施加VDD电平有正向电流从PMU经器件流往VSS端。要定位问题的来源，在PMU连接到管脚前，观察预处理后的输出管脚，看其上的逻辑电平是否正确：如果不是逻辑0或逻辑1，则输出出于高阻态，就不是预处理的原因了。 十六、输出短路电流（output short circuit current）        输出短路电流（IOS），顾名思义，就是输出端口处于短路状态时的电流。下面是一款器件的规格书中关于IOS的部分：   Parameter Description Test Conditions Min   Max Units IOS Output Short Circuit Current Vout = 0VVDD = 5.25V *Short only 1 output at a time for no longer than 1 second -85 -30 mA   测试目的        IOS测试测量的是，器件的输出管脚输出逻辑1而又有0V电平施加在上面的时候，输出管脚的阻抗。此项测试确保当器件工作在恶劣负载条件下其输出阻抗依然能满足设计要求，并且在输出短路条件下其电流能够控制在预先定义的范围内。这个电流表征器件管脚给一个容性负载充电时可提供的最大电流，并且此电流值可用于计算输出信号的上升时间。   测试方法        测试IOS，以VDDmax作为器件的VDD电压。首先对芯片进行预处理，使其待测的管脚均输出逻辑1。然后由DC测试单元（如PMU）施加0V电压到其中的某根单独的输出管脚，接着测量电流并将测量值与器件的规格书相比较，这一过程不断重复直到所有待测管脚测试完毕。器件规格书通常会标识管脚允许短路的最大时间以防止器件过热损毁，具体内容，注意规格书中相关环节中“*”、“Notes”、“Maximum Ratings”等字样所给出的信息。   图4-23. IOS测试 避免热切换        IOS测试要求细致的程序规划以避免惹切换。前面说过，器件输出被预处理为逻辑1，器件输出的电压将在VOH和VDD之间。一旦PMU驱动0V电压然后再短接到器件输出上，因为存在电压差，高电流将随之产生，热切换的问题也就随之而来。        正确的操作方法是，先设定PMU为电压测量模式，保持0电流，然后连接到待测的输出管脚，测量器件的VOH电压并记录。接着断开连接，设定PMU驱动输出刚才测量到的VOH电压。这样PMU与DUT输出端的电压就一样了，就可以安全地连接到一起，从而避免了热切换。连接到一起后，PMU再驱动0V电压，测量电流并比较测量值。测量完毕后再恢复VOH电压并断开连接，接着将PMU连接到下一待测管脚，再驱动0V电压……               大家还记得为什么要避免热切换吗？   阻抗计算        IOS测试实际上测量的是输出端处于短路状态下的相关阻抗。通过对输出管脚施加0V电压并测量电流，输出端的电阻通过欧姆定律可以计算得出。器件的规格书定义了可接受的电流范围，我们可以计算相应的阻抗条件，如下图。我们可以看到，输出能提供并能保证测试通过的最小阻抗值是61.7 ohm，低于此阻抗，电流超过上限，测试判为失效；最大阻抗值是175 ohm，高于此阻抗，电流低于下限，测试也判为失效。 图4-24.阻抗计算 故障寻找        打开datalogger观察测量结果，拿一颗标准样片（良品）测试后，其测试结果不外乎以下三种情况：         1．  电流在正常范围，测试通过；         2．  电流高于上限，测试不通过；         3．  电流低于下限，测试不通过。     通常IOS测试在测试流程中放在功能测试和VOL/VOH测试之后，所有的向量序列，包括DC测试中用到的预处理向量，需要在Gross Function中验证，以保证设置器件到DC测试相应的状态时向量运行正确。     确定器件功能完好后，VOL/VOH测试用于验证器件输出在正常电流负载（IOL/IOH）下正确工作。只有以上测试进行并且通过，IOS测试fail才能肯定不是因为器件损坏（不满足设计要求）或者没有正确地被预处理。          Datalog of:  IOS        Serial/Static test using the PMU        Pin   Force/rng     Meas/rng     Min    Max   Result        PIN1  0.000V/2V -52.4ma/100ma -85.0mA -30.0mA  PASS        PIN2  0.000V/2V -28.5ma/100ma -85.0mA -30.0mA  FAIL        PIN3  0.000V/2V -61.6ma/100ma -85.0mA -30.0mA  PASS        PIN4  0.000V/2V -92.3ma/100ma -85.0mA -30.0mA  FAIL        PIN5  0.000V/2V -0.00ma/100ma -85.0mA -30.0mA  FAIL         当一个失效产生，首先根据电流的测量数据判断失效原因：     如果超出上限，则是输出电阻过高导致电流不足。在上面的datalog中，pin2就是这种情形。测试机内部硬件的固有阻抗可能被计算在内，导致器件的输出管脚显示阻抗过高，可用电阻元件验证机台自身的精度。     如果低于下限，则是输出电阻过低导致电流过大，pin4就是这种情形。        如果测量值是0或者接近于0电流，如pin5，这意味着器件的输出可能处于错误的逻辑状态。当输出处于逻辑0，而PMU施加到管脚的也是0V电平，则不会有电流产生。这种错误通常由预处理向量中某个不正确的序列引起，如果器件没有被严格正确地预处理，你就要应付这些错误。只要输出被预处理到正确的逻辑状态，IOS测试通过的可能性很大。 第五章．功能测试 摘要：       本章节包含以下内容， 功能测试简介        功能测试要求        输入/输出信号的建立 功能测试的一些方法        一、基础术语       功能测试包含一些新的术语，这里先简单介绍一下：            Output Mask 输出屏蔽，一种在功能测试期间让测试通道的输出比较功能打开或关 闭的方法，可以针对单独的pin在单独的周期实施。            Output Sampling 输出采样，在功能测试中，DUT的输出信号在周期内的某个时间 点被评估的过程。PE卡上的比较电路会将输出电压和预先 设定的逻辑1（VOH）和逻辑0（VOL）相比较，然后测试 系统做出pass或fail的判断。Output Sampling也称为 “Strobing”。            Test Pattern 测试向量（国内很多资料将其译为“测试模式”），是器件一系列所设 计的逻辑功能的输入输出状态的描述。输入数据由测试系 统提供给DUT，输出数据则用于和DUT的输出响应相比 较。在功能测试期间，测试向量施加到DUT并运行，当其 中的一个期望输出与器件的实际输出不匹配时，一个 failure就产生了。Test pattern也称为“Test Vectors”或 “Truth Tables（真值表）”。Test Vectors的说法更强调时 序性，指逻辑电平的一系列0、1序列或其他表征。            Signal Format 信号格式，PE驱动电路提供的输入信号的波形。 二、功能测试 功能测试是验证DUT是否能正确实现所设计的逻辑功能，为此，需生成测试向量或真值表以检测DUT中的错误，真值表检测错误的能力可用故障覆盖率衡量，测试向量和测试时序组成功能测试的核心。       当执行功能测试时，必须考虑DUT性能的所有方面，必须仔细检查下列项的准确值：             VDD Min/Max               DUT电源电平             VIL/VIH                       输入电平             VOL/VOH                     输出电平             IOL/IOH                       输出电流负载             VREF IOL/IOH              切换点             Test Frequency            测试频率/周期             Input Signal Timings     时钟/建立时间/保持时间/控制信号             Input Signal Formats    输入波形             Output Timings            周期内何时采样             Vector Sequencing        向量文件的起始/终止点              从上表可以看出，在功能测试中需要利用测试系统的大部分资源，所有的功能测试都有两个不同的部分组成，主测试程序中的测试向量文件和指令集。测试向量文件代表需测试的DUT的输入输出逻辑状态，测试程序包括控制测试硬件产生必需的电压、波形和时序需要的信息。                                             图5-1.功能测试        执行功能测试时，测试系统给DUT提供输入数据并逐个周期、逐个管脚监测DUT的输出，如果任何管脚输出逻辑状态、电压、时序与期望的不符，则功能测试就无法通过。 三、测试周期        测试周期（test cycle或test period）是基于器件测试过程中的工作频率而定义的每单元测试向量所持续的时间，其公式为：T=1/F，T为测试周期，F为工作频率。        每个周期的起始点称为time zero或T0，为功能测试建立时序的第一步总是定义测试周期的时序关系。 四、输入数据        输入数据由以下因素的组合构成：          测试向量数据（给到DUT的指令或激励）                  输入信号时序（信号传输点）                  输入信号格式（信号波形）                  输入信号电平（VIH/VIL）                  时序设置选择（如果程序中有不止一套时序）     最简单的输入信号是以测试向量数据形式存储的一个逻辑0或逻辑1电平，而代表逻辑0或逻辑1的电平则由测试头中的VIH/VIL参考电平产生。     大部分的输入信号要求设置为包含唯一格式（波形）和时序（时沿设定）的更为复杂的数据形式，主程序中会包含这些信息并通过相应的代码实现控制和调用。     一些老的测试机是资源分享结构，这意味着测试硬件可同时提供的输入时序、格式、电平都是有限的，这增加了测试程序开发的难度；而拥有per pin结构的测试系统则使程序开发大大简化，因为每个管脚都可以拥有自己的时序、格式和电平。 4.1、输入信号格式        信号的格式很重要，使用得当可以保证规格书定义的所有AC参数均被测试。信号格式与向量数据、时沿设定及输入电平组合使用可以确定给到DUT的输入信号波形。图5-2给出了一些信号格式的简单描述，有心的朋友应该熟悉并记住他们。 图5-2.信号格式                 NRZ              Non Return to Zero，不返回，代表存储于向量存储器的实际数据，它不含有时沿信息，只在每个周期的起始（T0）发生变化。                             DNRZ            Delayed Non Return to Zero，延迟不返回，顾名思义，它和NRZ一样代表存储于向量存储器的数据，只是周期中数据的转变点不在T0。如果当前周期和前一周期的数据不同，DNRZ会在预先定义的延时点上发生跳变。               RZ                 Return to Zero，返回0，当数据为1时提供一个正向脉冲，数据为0时则没有变化。RZ信号含有前（上升）沿和后（下降）沿这两个时间沿。当相应管脚的所有向量都为逻辑1时，用RZ格式则等于提供正向脉冲的时钟。一些上升沿有效的信号，如片选（CS）信号，也会要求使用RZ格式。               RO                Return to One，返回1，与RZ相反，当数据为0时提供一个负向脉冲，数据为1时则保持。RO信号也有前（下降）沿和后（上升）沿。当相应管脚的所有向量都为逻辑0时，RO格式提供了负向脉冲的时钟。一些下降沿有效的信号，如始能（OE/）信号，会要求使用RO格式。               SBC               Surround By Complement，补码环绕，当前后周期的数据不同时，它可以在一个周期内提供3个跳变沿，信号更为复杂：首先在T0翻转电平，等待预定的延迟后，在定义的脉冲宽度内表现真实的向量数据，最后再次翻转电平并在周期内剩下的时间保持。SBC是运行测试向量时唯一能同时保证信号建立（setup）和保持（hold）时间的信号格式，也被称为XOR格式。               ZD                 Z（Impendance）Drive，高阻驱动，允许输入驱动在同一周期内打开和关闭。当驱动关闭，测试通道处于高阻态；当驱动打开，则根据向量给DUT送出逻辑0或1。   4.2、输入信号时序        一旦决定了测试周期，周期内各控制信号的布局及时沿位置也就可以确定了。通常来说，输入信号有两类：控制信号和数据信号。数据信号在控制信号决定的时间点提供数据读入或锁定到器件内部逻辑。        第一个要决定的是控制信号的有效时沿和数据信号的建立和保持时间，这些信息将决定周期内各输入信号时间沿的位置。        接下来决定各输入信号的格式。时钟信号通常使用RZ（正脉冲）或RO（负脉冲）格式；上升沿有效的信号如片选（CS）或读（READ）常使用RZ格式；下降沿有效的信号如输出始能（OE/）常使用RO格式；拥有建立和保持时间要求的数据信号常使用SBC格式；其他的输入信号则可以使用NRZ或DNRZ格式。        输入信号由测试系统各区域提供的数据组合创建，最后从测试头输出的信号波形是测试向量、时沿设置、信号格式及VIH/VIL设置共同作用的结果，如图5-3。                                                  图5-3.输入信号的创建 五、输出数据        输出部分的测试由以下组合：               测试向量数据（期望的逻辑状态）               采样时序（周期内何时对输出进行采样）               VOL/VOH（期望的逻辑电平）               IOL/IOH（输出电流负载）               5.1、测试输出        功能测试期间，程序会为每个输出管脚在测试周期内指定一个输出采样时间，在这个时间点上，比较单元会对输出进行采样，再将采样到的DUT输出信号电平和VOL/VOH参考电平相比较。        测试向量含有每个管脚的期望逻辑状态。如果期望是逻辑0，当采样进行时，DUT的输出电平必须小于或等于VOL；如果期望时逻辑1，则必须大于或等于VOH。部分测试系统还拥有测试高阻态的能力。        图5-4显示了测试普通输出管脚时，DUT输出和VOH/VOL之间pass/fail/pass的关系。                                                  图5-4.功能测试的输出电平  5.2、测试高阻态输出        高阻态的输出管脚也可以进行功能性的测试，在这类测试中，将比较器逻辑翻转以得到非有效的逻辑。高阻状态（电平）定义为高于VOL和低于VOH的电压（见图7-5）。DUT的外部电压需将高阻状态拉到非有效（中间）的电压，通过接到参考电压的负载可以做到。通常使用2V的参考电压代表中间级或高阻态。当输出进入高阻态时，将不能输出电压和电流。高阻态输出将会保持其最后的逻辑状态直至器件外部的因素引起输出改变。负载将输出拉到特定的参考电压。 图5-5表示测试高阻抗输出时，DUT输出和VOL/VOH值之间的fail/pass/fail的关系。                                                           图5-5.高阻逻辑  5.3、输出电流负载     在功能测试中，DUT输出可能会用到电流负载。PE卡上配置有可编程电流负载（也叫动态电流负载）电路，可以在测试程序中进行设定。如果测试系统不支持可编程负载，则可能需要在外围硬件电路上加上电阻。电流负载的作用是运行功能测试时在输出端施加合适的IOL和IOH电流。     通过施加指定的IOL/IOH电流而测试VOL/VOH电压，输出电流和电压的参数在功能测试运行过程中得以验证，这比用PMU实施相同的测试快得多。   5.4、输出信号时序        输出信号的传输通常由时钟和控制信号的时间沿进行控制，要理解这一点，需要察看器件的时序图，确定引起输出信号发生变化的时钟有效沿和控制信号，以及输出达到有效逻辑电平前所需要的延迟时间，这些都是为了确定特定信号采样点在周期内的位置。        测试系统硬件的能力允许的话，采样形式可以是边沿模式或窗口模式。边沿模式只在周期内特定的时间点采集并比较一次数据，而窗口模式则在周期内特定的一段时间都对输出进行采样和比较。        通常来讲，好的测试时序会使输出的变化和测试系统的检测发生在相同的周期内，这样就可以在测试周期内准确地测量输出延迟，保证在测试周期结束前有足够的时间输出准确的结果。一些器件的输出端存在比其他的需要更长的时间达到它们的最终值，在降低的频率上测试能发现传输延迟的问题。还需要认识到的是一些测试系统对输出采样距测试周期内的始端或末端（如T0）距离的问题考虑得不多。 图5-6.输出测试 如图5-6所示，一些因素综合影响着什么时候怎样精确测试输出信号，包括：     向量数据决定期望的逻辑状态；     VOL/VOH参考电平决定期望的输出电压；     输出采样时序决定着周期内输出信号的测试点；     输出比较屏蔽（mask）控制决定了输出结果是用以判断pass/fail还是忽略。 5.5、AC测试的输出负载        器件的规格书可能会标示进行AC时序测试时器件输出管脚上需要施加的电流性负载。这些负载通常是电阻、电容、二极管以及他们的网络，用以模仿器件最终应用条件下（比如电脑或手机上）的负载状态，这类负载往往伴随有TTL电路在其中。        图5-7是AC测试中给逻辑0输出施加负载的一个例子。                                                    图5-7.AC负载     起始，VCC设置为5.0V而节点A悬空，此状态下节点A与B会呈现约2.1V电压，施加在RL（2Kohm）上的电压为2.9V，则会有1.45mA流经RL和3个二极管流向GND。        当节点A连接到某个器件驱动逻辑0（0.4V）的输出上，经过二极管D4，将节点B拉低至1.1V，那么现在施加在RL上的电压就变成了3.9V，而经过RL流向器件的电流，即当输出为逻辑0时的负载电流为1.95mA。        当节点A连接的是驱动逻辑1（2.4V）的输出，D4反向截止，就消除了电流负载的影响。        （注：图中的电容CL不是物理存在的，它代表测试机台通道自身带有的寄生电容，往往比15pF还大，比如我们常用的J750就达到了60pF.） 六、功能测试参数定义        验证器件的功能是否符合器件规格书通常有两种方法。第一种方法是将所有的输入、输出和时序参数都设置成最差（规格书中会定义）的情况，然后运行功能向量序列。这种方式能最快地判断器件是否符合其设计规范，缺点在于如果有fail发生，无法直观地知道是什么参数引起的。        另一种方法是单独地设置各个参数，例如，开始只按照规格书定义的最差情形设置VIL/VIH，其他的参数则放宽。如果有fail发生在这个地方，则马上可以判断是VIL或VIH电平引起。然后再设置下一组参数，知道所有参数都被单独验证。如果良率出现问题，此方式可以让我们直观地获取更多具体的信息，代价是测试时间的增加。         宽松的参数        放宽某个参数意味着按照一定的方式调整其参数值使DUT更容易正确地满足功能要求。例如，如果规格书定义VIL为0.8V，我们可以将它放宽到0.4V，通过降低VIL使得DUT判读输入信号为逻辑0更加不易出错。要放宽输入，可以降低VIL，提高VIH；要放宽输出，则可以提高VOL，降低VOH，最宽松的情况是设置VOL=VOH=1.5V，此时比较器会将所有低于1.5V的电平判为逻辑0，而将所有高于1.5V的电平判为逻辑1（注意：在测试Z态电平时，不能采用此情况）；要方宽时序，降低测试频率，增加建立（setup）和保持（hold）时间并增加输出传输延迟。   时序参数        通过提供合适的信号波形给DUT，可以实现AC时序参数的验证。建立时间、保持时间、最小脉宽、传输延迟都必须测试。在某些情况下，可以一次设定所有极限条件，以使器件通过一次测试就能满足所有参数要求，复杂的功能时序则需要在不同的条件下多次重复测试。   最小/最大电压 器件规格书通常定义VDD的工作电压范围。例如VDD=5.0±10%表示对于VDD为5.0V的器件，在4.5V—5.5V之间它必须能正常工作。这个电压范围通常叫做VDDMIN和VDDMAX。功能测试必须在器件参数的整个范围内测试，所以功能测试向量序列必须执行两次，一次是VDD设为VDDMIN,另一次是设为VDDMAX。一些器件参数（VIL/VIH/VOL/VOH）可以按VDD的百分比定义。当改变VDD的值时，这些参数也必须调整。 七、总功能测试（Gross Function Test）     总功能测试指使用最宽松的条件去运行的功能测试，频率、时序、电压、电流负载等条件都被放宽，也成为基础功能测试（Basic Function test）或摆动测试（Wiggle Test）。  实施理由     总功能测试相当于功能测试的前提测试，它检验器件是否能够进行功能测试，通俗地讲，就是器件能否“动”起来。当测试程序基本建立，常用总功能测试的相关条件验证全部向量集所需测试的功能是否基本正确。总功能测试常在程序中测试流程的前段运行，以保证后面贯穿整个测试程序的功能测试可以正确实施。  测试方法 图5-8.总功能测试时序     图5-8显示的是256x4静态RAM总功能测试的时序。此RAM规格书的AC部分规定其工作频率为66MHz，在总功能测试中，测试频率放宽到1MHz，相应放宽的还有输入电平（VIL/VIH）、输出电平（VOL/VOH）以及其他时序参数，包括建立时间、保持时间、何输出延迟。各个信号的时序关系（时间沿位置）最好仍然保持不变。     器件通过了总功能测试后，会运行更多更严格的测试以确保器件符合其规格书中的全部要求。当多数更严格的测试都是失败的时候，在它们之前按照一定的条件进行总测试也可以较早地发现这些失效，以提高提高测试吞吐量。在生产测试中，总功能测试通常就可以提供有价值的良率信息。 时序变量     在测试程序开发和调试过程中，功能测试中的时序参数便于修改是非常重要的，因此常用程序变量建立一个等式来代替具体的参数。举个例子，通过简单地改变时钟变量“SCALE”的值，整个程序的时序可以轻易地“收紧”或“放宽”。这一方法也可以用于在不同的测试项之间改变测试频率，比如降低总功能测试的主时钟，或提高时钟以改变器件的最大工作速率。 SCALE = 1; PERIOD = 150E-9 *  SCALE;       CLKDLY =   0E-9; CLKWIDTH = 50E-9 * SCALE;       OE_DLY =  10E-9 * SCALE; OE_WIDTH = 60E-9 * SCALE;       CS_DLY =   5E-9 * SCALE; CS_WIDTH = 30E-9 * SCALE;       COLDLY =  15E-9 * SCALE; COLWIDTH = 40E-9 * SCALE;       DATADLY =  7E-9; DATAWIDTH =25E-9 * SCALE;       READDLY = 10E-9 * SCALE; READWIDTH = PERIOD /2;          OUT_VALID1 = PERIOD * 0.75; STROBEWINDOW1 = 10E-9;          OUT_VALID2 = PERIOD * 0.85; STROBEWINDOW2 = 10E-9; 功能测试       首先我们需要对一个基础的功能测试所涉及的器件规格、测试系统硬件和测试程序之间的关系做一个整体的了解，这里拿一款简单的器件——时钟控制反向器为例，来说说相关内容。钟控反相器有两个输入端：时钟输入（CLK）和数据输入（DATAIN）；一个输出端：反向信号输出（DATAOUT）。它有如下功能特征：       1． 时钟是数据由输入到输出经过器件进行传输的同步控制信号；       2． 输入数据在时钟的上升沿由器件读入；       3． 输出数据在时钟的下降沿由器件输出；       4． 数据传输仅在时钟有效时进行；       5． 输出数据与输入数据逻辑相反。   器件规格       总的说来，规格书给出了器件需要满足的最差情况，测试工程师会根据它去建立测试计划（Test Plan）、选择合适的测试系统，并在测试系统上实现其测试。下面的数据是测试钟控反相器需要控制的电平及时序参数：            VDD=5.0V            VIH=2.0V VIL=0.8V            VOH=2.4V VOL=0.4V            工作频率=10MHz，时钟占空比50%             输入数据建立时间=15nS 输入数据保持时间=5nS            输出传输最大延时=8nS                                              图5-9．钟控反向器   测试所需       1． 测试硬件及设备——测试板（Loadboard）、测试座（Socket）、相关阻容元件；       2． 器件电源，VDD和Ground；       3． 输入电平，VIL（逻辑0）和VIH（逻辑1）；       4． 输出参考电平，VOL（逻辑0）和VOH（逻辑1）；       5． 信号时序和格式配置，包括输入信号的生成和输出信号的比较；       6． 测试向量。 测试资源规划       测试系统内的资源有很多，我们要针对测试所需选取并配置相关的资源，实现性价比高的测试开发。       首先肯定是DPS单元，我们需要它对器件供电。这里VDD为5V，通过一路DPS提供5V电压即可；Ground已经由测试板和测试机的Ground连接。       接着是输入电平，它们由RVS单元提供，VIL设定为0.8V，VIH设定为2.0V。       输出比较的参考电平也是由RVS单元提供，这里VOL设定为0.4V，VOH设定为2.4V。       测试系统的时序单元会给定输入信号的信号周期、信号格式及输出信号的比较沿位置。对于时钟信号，规格书给出的是10MHz，则时钟周期为100nS；占空比要求是50%，即一个周期内时钟信号一半为高一半为低，这里我们将上升沿设定在25nS，下降沿设定在75nS；信号格式我们选用RZ格式。        DATAIN的时序则需要参考时钟信号。它的建立时间是15nS，即在时钟的上升沿之前15nS，它的状态必须是有效的；保持时间是5nS，即上升沿只有的5nS它必须保持相同的状态。这样我们就知道周期内数据信号的脉宽最少是20nS。为了能正确地验证建立时间和保持时间，我们选用SBC格式作为DATAIN的信号格式。       最后一步是确定输出信号的相关时序。规格书给出的信号传输延迟为8nS，加上时钟的下降沿在75nS，则我们可以确定输出信号比较沿的位置：75nS+8nS=83nS，测试系统在此位置上对输出采样并将电平值与VOL/VOH相比较，判断状态为L、M还是H，再与pattern中的期望值比较以判断此周期的输出正确与否。       当然还需要的资源是向量存储器，pattern存储其中并由测试系统在功能测试器件运行。 八、功能测试实例 测试向量     功能测试必须有测试向量，也就是反映器件真值表的图形化文件，这在之前已经有过介绍，这里只说说此例的pattern.如表5-1，钟控反向器的向量文件包含七种向量字符，每个字符都代表一个周期数据状态，它们与时序、电平和格式等信息共同构成相关信号的波形，如图5-10。 DATA IN CLOCK DATA OuT REMARKS 1 P L Input 1 / Clock / Output 0 0 P H Input 0 / Clock / Output 1 1 P L Input 1 / Clock / Output 0 0 0 L Input 0 / No Clock / Output 0 0 P H Input 0 / Clock / Output 1 1 0 H Input 1 / No Clock / Output 1 1 P L Input 1 / Clock / Output 0                            表5-1. Test Vectors for Clocked Inverter 向量字符说明: 1 : Drive input high (to logic 1) 0 : Drive input low (to logic 0) H : Compare output to a high L : Compare output to a low P : Drive input with a positive clock pulse   测试条件说明     图5-10显示的是运行功能测试期间钟控反向器各信号的时序图，我们可以看到由信号时序、信号格式及信号电平组合而成的七个周期的向量数据，这和之前规格书中定义的情形一致。测试周期设定为100nS；时钟信号则是RZ信号格式，占空比为50%；DATAIN采用SBC格式，设置了正确的建立时间和保持时间；输入和输出的电平值也按照规格书进行了设定。                         图5-10.功能测试的测试条件   总功能测试条件     实施总功能测试通常是有用的，它的目的是在不动用精确参数设置的情况下基本判断器件是“活的”还是“死翘翘”的，就像军医抢救“伤员”时先用手探探鼻息摸摸心跳，而非直接将“伤员”抬进手术台用仪器去探测各种血压、脉搏等生命体征。总功能测试能最快地检测出半导体内部的物理损伤或制程中的错误。     图5-11的波形显示的是总功能测试用到的时序及电平条件。输入和输出电平较功能测试条件有所改变（放宽），这使得器件更容易正确运行其功能；测试速度由原来的100nS放宽至500nS； DATAIN信号则改为在每个周期的开始启动的NRZ格式，放弃了对建立和保持时间的测试；输出传输延迟也适当增加使输出有更多时间去改变状态并稳定。     如果器件在图5-10的测试条件下失效（fail）而在图5-11的测试条件下重新测试并通过（pass），则之前的失效不是由硅缺陷引起。这时每个具体的参数则需要单独测试以找出失效的真正原因。总功能测试条件常被用于测试向量的调试阶段，它可以在排除其他因素干扰的情况下轻易判断测试向量是否正确。                         图5-11.总功能测试的测试条件 测试程序实例     下面我们就来看一段钟控反向器在脱机（non-Tester）模式下的功能测试程序代码： Begin Program; /* define pin functions */ Connect DPS1 pin 4; Connect GND pin 5;  /* ground is hard wired */ Data_in input pin 1; Clock input pin 2; Data_out output pin 3;   /* set voltage levels */ Set DPS1 5V;Set VIL 0.8V; Set VIH 2.0V;Set VOL 0.4V; Set VOH 2.4V;  /* set timings */ Set Test Period 100nsec; Set Clock start_edge 25nsec; Set Clock stop_edge 75nsec; Set Clock format RZ; Set Data_in start_edge 10nsec; Set Data_in stop_edge 30nsec; Set Data_in format SBC; Set Data_out start_strobe 83nsec; Set Data_out stop_strobe 93nsec;   /* load the test vector file into vector memory */ At Vector Location 0; Load Pattern (test_vectors); Start Pattern 0; Stop Pattern 6; Execute Test_pattern; /* this runs the test */  /* Turn off voltage levels */ Set VIL 0.0V; Set VIH 0.0V; Set VOL 0.0V; Set VOH 0.0V; Set DPS1 0.0V;   End Program;    九、标准功能测试 尽管每款独特的电路设计要求的功能测试条件都不一样，但很多时候我们还是能找到他们的相同之处，比如一些可以通过功能测试去验证的参数，我们就可以总结出一些标准的方法。   9.1、开短路测试——功能测试法     使用功能测试法进行开短路测试比之前介绍的DC测试法更快，成本也更低。                          图5-12.O/S的功能测试法（VDD Diode）      首先需要准备好测试时序，例如测试周期定义为1uS，输出采样使用窗口（Window），设定在900nS处，窗口宽度为10nS，具体时序参见图5-13。 图5-13.O/S Functional Timing     所有的信号管脚需要预置为“0”，这可以通过定义所有管脚为输入并由测试机施加VIL来实现；所有的电源管脚，VDD和VSS，都连接到地（Ground）；动态电流负载单元将在3V的参考电压（VREF）下为前端偏置的VDD保护二极管提供400uA的电流；输出比较电平也需要定义以确定中央的Pass区域（称为“中间带”或“Z态”），VOL设置为+0.2V，VOH设置为+1.5V。如图5-12。      还需要准备的是测试向量，它将按照以下顺序运行：     1. 定义所有信号管脚为输入并施加VIL，pattern中的一行“0”将命令测试机完成这 一步骤；     2. 定义待测信号管脚为输出管脚，关闭其上的测试机驱动电路，打开比较单元，判断 pass/fial；pattern中的“Z”将指引测试机完成这一步骤。     3. 为上一周期测试的管脚切换回测试机驱动电路，在下一管脚上重复步骤2；     4. 重复步骤2、3知道全部管脚均已测试。  Sample Test Vector File for Opens/Shorts 00000 /*cycle 1 ground all pins*/ Z0000 /*cycle 2 test for diode on first pin*/ 0Z000 /*cycle 3 test for diode on second pin*/ 00Z00 /*cycle 4 test for diode on third pin*/ 000Z0 /*cycle 5 test for diode on fourth pin*/ 0000Z /*cycle 6 test for diode on fifth pin*/ ZZZZZ /*cycle 7 turn drivers off & test all pins*/     在上面示例的向量运行时，第一个信号管脚在第2个周期测试，当测试机管脚驱动电路关闭，动态电流负载单元开始通过VREF将管脚电压向+3V拉升，如果VDD的保护二极管工作，当电压升至约+0.65V时它将导通，从而将VREF的电压钳制住，同时从可编程电流负载的IOL端吸收越+400uA的电流。     这时候进行输出比较的结果将是pass，因为+0.65V在VOH（+1.5V）和VOL（+0.2V）之间，即属于“Z态”。如果短路，输出比较将检测到0V；如果开路，输出端将检测到+3V，它们都会使整个开短路功能测试结果为fail。注：走Z测试的目的更主要的是检查是否存在pin-to-pin的短路。                          图5-14.O/S的功能测试法（VSS Diode）      当所有前端偏置的VDD保护二极管都测试完毕并且结果为pass，就需要测试后端偏置的VSS保护二极管了。前面的结果已经保证了不存在管脚短路，则此次只需要保证VSS二极管没有开路即可，这可以通过图5-14设置的测试条件和向量中第7周期的全“Z”，并行地在同一测试周期内实现。      利用功能测试进行开短路测试的优点是速度，相对于DC串行/静态法，运行测试向量要快得多；不利之处在于datalog所能显示的结果信息有限，当fail产生，我们无法直接判断失效的具体所在和产生原因。 9.2、VIL/VIH     VIL（输入低电平）表示最坏情况下输入端的电压，代表逻辑0。VIH（输入高电平）代表最坏情况下输入端的电压，代表逻辑1。下表是256x4 static RAM的VIL/VIH规格表。 Parameter Description Test Conditions Min Max Units VIH Input HIGH   2.0   V VIL Input LOW     0.8 V 测试目的     VIL/VIH测试是确保输入为VIL/VIH时，输入管脚能正确识别逻辑状态。VIL代表DUT确认为逻辑0的最大电压。VIH代表DUT确认为逻辑1时的最小电压。 功能测试方法     尽管VIL/VIH电平的定义通常在器件参数表中“DC特性”中，但必须对它们通过功能测试进行验证。测试是通过在器件规格表中定义的输入电平下执行功能测试pattern的。如果测试结果通过了，则器件可以正常工作且满足VIL/VIH规格表。如果结果未通过，则器件未达到既定的规格。     对于TTL逻辑，VIL电平通常定义为0.8V，VIH为2.0V。对于纯CMOS逻辑，则输入电平按VDD的百分比定义，例如，VIL是(0.3*VDD)，VIH是(0.7*VDD)。 注意：1）VIL/VIH需要2次重复测试，一次是在VDDMIN，一次是在VDDMAX。       2）一些CMOS器件类型与TTL电平兼容。                                图5-15.VIL/VIH Test 故障寻找     开始VIL/VIH的调试之前需使能datalogger，观察测试结果。如果有标准DUT（已知好的器件），则测试它，观察结果。     当VIL/VIH测试失败时，则表现为一个或多个错误的输出信号。当测试一个复杂器件时，通常很难或不可能确定是哪个输入导致失败，除非单独测试每个输入。     放宽VIL和VIH电平。放宽VIL电平是降低它的值——0V是最松的VIL电平。放宽VIH电平是升高它——VDD是最松的VIH电平。放宽输入电平后返回测试。如果已经通过严格的测试，则宽范围的测试也应该能通过。     接下来是将VIH设置为初始的规格电压，返回测试。如果结果通过则VIH满足规格表，是VIL参数导致了失败。如果测试未通过，则除一个管脚外，其他管脚都放宽VIH值，返回测试。对于VIH，一次验证一个管脚，对于验证VIL，可以重复这个过程。输出电流负载和高频测试会在影响VIL/VIH测试的DUT中引起噪声。取消所有的输出负载，降低测试频率（增加测试周期）是必要的。     仔细阅读器件规格书——可能说明了VIL和VIH电平只在“无静态噪声”的情况下有效。这就是说在进行产品测试时，需要将VIL和VIH电平的范围稍微放宽点。 小结 目的：验证输入缓存能正确检测VIL和VIH电平 VIL/VIH只能通过执行动态功能测试进行验证 测试局限在器件规格表中有定义（通常是DC） 输出管脚失效是输入电路的不正确操作的结果 9.3、VOL/IOL VOH/IOH功能测试     VOL（输出低电压）代表输出在低状态时一个输出产生的最大电压。     IOL（输出低电流）代表输出在低状态时一个输出的灌电流能力。     VOH（输出高电压）代表输出在高状态时一个输出产生的最小电流     IOH（输出高电流）代表输出在高状态时一个输出的源电流能力 下表是256x4 static RAM的VOL/VOH规格表。 Parameter  Discription Test Conditions Min Max Units VOH Output High VDD=4.75V IOH=-5.2mA 2.4   V VOL Output Low VDD=4.75V IOL=8.0mA   0.4 V  测试目的     当在电流负载下驱动有效输出时，VOL/IOL/VOH/IOH测试验证输出端的阻抗。这个测试确保保持正确的VOL/VOH电压时输出将提供规定的IOL/IOH电流。当与使用serial/staticPMU执行一些测试相比，执行VOL/IOL/VOH/IOH测试    有很大的速度优势。 VOL/IOL VOH/IOH——动态测试     这几个参数静态或动态的测试方法都可以验证，静态的方法之前提过，现在来说说动态测试法。实施VOL/IOL、VOH/IOH的动态测试，测试机的比较电平设置到器件规格书定义的VOL/VOH，施加负载电流，并运行功能测试。     运行功能测试期间，输出端需要灌入或拉出适当的IOL/IOH电流，输出比较电路则确定输出端是否仍能保持相应的VOL/VOH电平。如果输出端比较脆弱，不能灌入或拉出适当的电流，则比较电路会发现对应电平在边界之外，测试结果为失效（fail）。       注：运行功能测试期间在输出端施加负载可能会在DUT内部引起大电流。如果DUT拥有较多数量的输出管脚或者拥有大的电流输出缓冲，在同一时间对所有的输出施加负载并能使VOL/VOH电平仍符合规格书的可能性不大，DUT内部的大电流会引起出现在输出端的噪声信号，它会干扰比较单元的判断，导致误判。对于较少输出管脚的DUT，我们可以逐个地对输出施加适当的负载，直到所有输出管脚测试完毕；更多的情况下，我们选择的是降低测试速率、移动输出比较点的位置以取得稳定的测试结果。       对照规格书确认并检查测试程序中相关的电压及电流的参数设置，可以设置为直观的数字，如VOL通常设置为0.4V，VOH则设置为2.4V；也可以设置为与电源参数有关的表达式，如VOL=（GND+0.1），VOH=（VDD-0.1）。                         图5-16.Functional VOL/VOH test 故障寻找     打开数据记录（dataloger），使用标准DUT运行测试，记录并观察测试结果。     若VOL/IOL VOH/IOH测试失效（fail）,将表现在一个或多个输出管脚上，dataloger会显示失效的管脚及失效状态。观察失效的结果，是否0、1的fail都有：如果都有，则VOL和VOH的电平都有缺陷；如果不是，则其中之一引起了失效。进一步验证，放宽VOL/VOH参数是否能让测试通过，IOL/IOH也可以尝试适当放宽。     注：施加全负载时，输出需要较多的时间完成在逻辑电平间的传输，如前所说，需要降低测试速率、移动输出比较点的位置以取得稳定的测试结果。  9.4、输出负载（补充）    现在主流的测试机台都会配置可编程的输出电流负载，但如果碰到没有此类配置的较老的测试机呢？也有办法，我们可以在外围电路上通过添加电阻提供IOL/IOH电流。图5-17就是一个电阻负载的例子，器件规格书定义好了VOL/IOL、VOH/IOH，通过下面的公式可以计算出参考电压及满足规格书要求的单个电阻值。                         图5-17.输出负载电阻 参考电压： VREF    =   （ （ IOL * VOH ） + （ IOH * VOL ） ） / （ IOL + IOH ） 电阻值： R  =    （ VREF – VOL ） / IOL   输入/输出电平关系     图5-18显示了VIL/VIH电平与VOL/VOH电平之间的关系。一般来说，TTL电路的输入电平定义在0.8V（VIL）和2.0V（VIH），输出电平定义在0.4V（VOL）和2.4V（VOH）；在应用中，器件的输出端几乎都是连接到另一器件的输入端。     观察以上的规格参数可以看到，在输入和输出之间需要保留400mV的噪声容限——VOH要求2.4V或以上，对应的VIH要求识别2.0V及以上的电压为逻辑1；VOL同样比VIL低400mV。                         图5-18.输入电平与输出电平关系 9.5、Z-State测试     当器件有双向I/O口或三态输出管脚，且端口作为非输出使用时，输出缓冲（buffers）则必须处于高阻状态。我们知道逻辑状态由功能测试向量序列生成，这里需要检查是输出端能否处于正确的高阻状态，因此采用Z状态测试。 测试目的     功能测试Z态验证当器件运行对应的测试向量时，其输出端能达到适当的高阻状态。 测试方法     Z态高阻测试用以确保双向I/O口和高阻输出端有达到高阻或者关闭状态的能力，一些测试系统有能力采用功能测试的方式动态地进行此项测试。     功能性三态测试会用到可编程负载或者外围电阻类负载，负载端的参考电压需要设置为VOL和VOH的中间值，通常2.0V就好。当被测输出端进入高阻状态，它就失去了驱动（灌入或拉出）电流的能力，这时候负载将输出端拉升至2.0V的中间值；比较单元设置为3态测试模式，这提供了一个由逻辑0和逻辑1划定的pass区间，如图5-19。                                 图5-19.三态测试     器件规格书通常不会为高阻态的功能测试定义精确的测试条件，因此我们要通过一些试验去找到它们，并且保证测试的可靠。当DUT的输出端进入高阻态，则由测试系统提供中间值电压。达到中间值电压所需要的时间则由需要释放的电流总量和测试通道的容性负载来决定。这项测试对测试硬件的变化很敏感——在晶圆测试、手工测试和自动测试等各环节之间，因为容性负载不同，测试结果可能不尽相同。 故障寻找     还是老流程：打开dataloger观测测试结果先。     当功能性Z态测试结果为fail，会反映在一个或多个不正确的输出信号上，Dataloger会显示哪些管脚有问题。如果测试向量目的只是测试输出的高阻态，拿开器件，重新跑测试，处于开路的socket的测试结果应该为pass；如果测试向量不仅测试高阻还测试有效（高低）逻辑，则这次的结果应该是有效逻辑fail。     VOL/VOH比较电平、电流负载提供的IOL/IOH电流、以及电流负载提供的VREF电压均会影响测试结果。     从有效逻辑电平到高阻电平的转换可能需要额外的时间，为了得到pass的测试结果，放慢测试频率和在测试周期内将比较沿往后推移可能都是必要的。 9.6、开漏/开源输出 器件规格书会指出是否存在开漏或开源输出的信号管脚，浏览规格书的时候留心这些信息，因为这些输出可能要求特殊考虑或条件。开漏输出因为在DUT内部没有上拉电路，不能输出高电平而只能输出低电平（只能吸入电流），所以必须在外围电路上对输出信号进行拉高处理，直接接上拉电阻或者使用动态电流负载控制。                         图5-20.Open Drain/Source Outputs     开源输出则刚好相反，它能驱动高电平（输出电流）但对低电平无能为力，因为DUT内部开源电路没有下拉电路，所以必须在外围电路上对输出信号进行拉低处理，直接接下拉电阻或者使用动态电流负载控制。     运行高速功能测试时，必须给定相关的测试条件，如外围电路上拉或下拉的电阻值，或者动态电流负载提供的电流。开漏输出信号从低到高的转换时间取决于外围电流负载和寄生电容的大小。如果我们选用了较大电阻（电流较小），则输出可能不能足够快地达到它的逻辑电平以通过测试，造成pattern fail.     这类管脚对测试硬件的变化很敏感，因为寄生电容不同，测试结果在晶圆测试、手动测试以及自动终测等环节可能不尽相同。 第六章.AC参数测试 为了保证器件满足时序规格，我们需要进行AC参数测试，按照规格书设定时序参数和信号格式来进行，通过运行一段功能测试的向量序列实现AC参数的测试。        测试方法有二：一是在某个或多个功能测试时，将所有的AC时序参数设置为最差情形，和功能测试一并进行。它可以很快地保证器件满足设计规范，但是在有fail出现时无法直观地显示错误的来源或原因。        另一方法则是单独地进行AC测试，逐一测试各个AC参数。比如测试数据总线建立时间（DBST），就将它设置为规格书定义的数值，而将其他参数放宽，运行相应的功能向量，如果测试fail，则我们马上知道是数据总线建立时间导致。若结果pass，下一步则是将DBST放宽，测试另一参数。明显，此方法可以为良率分析提供更多的信息，但是增加了测试时间。 读取&记录 测试        读取和记录是指测量DC和AC参数值并将实测值保存到纸张页面（通过一个打印机）或磁盘文件的一种测试风格。我们可以通过这种类型的测试分析每个器件的精确性能。军品规格器件往往需要这种风格的测试。可以通过测试系统的存储器（datalogger）或系统窗口来报告这方面的资料。 Go-Nogo测试        Go-Nogo测试则和“读取&记录”相反，器件的那些精确测量参数不被记录，而只是为每个参数设定pass或fail的界限。测试通过只是说明器件符合性能要求，但是它距离不合格有多少裕量则没人知道。很多的生产测试都采用Go-Nogo的测试风格，因为它的速度比“读取&记录”快得多。 折中方案        可能器件规格书中的某些要求现有的测试设备无法满足，出现这种情况要么我们采用折中的方案要么选用更合适的测试设备。现在高速器件越来越多，全速测试越来越难以实施，多数情况下我们被迫折中。        以全速测试为例，标准的全速测试使用器件的最高工作频率配以标称的AC参数，但是有时候因为测试系统自身速度限制，无法满足器件速度要求。        折中的一个办法就是采用最差的输入/输出时序参数而将频率降低到测试系统能满足的水平。这样做器件频率虽然有所降低，但一个或多个时序参数设置为最差情形，它们与标称值之间的差值可以变相弥补频率不足缺憾，保证器件在规格书定义的最高频率下运行无误。        另一解决方法则是选择Mux测试，它使DUT运行于测试系统双倍的工作频率下。测试系统的工作频率一般定义为“xx/2*xx MHz”，如50/100MHz。第一个数字“50”指的是标准频率，它表示该测试系统可提供最小20nS的测试周期并且在这一速度下运行所有功能测试。第二个数字“100”指的是测试系统可以提供输入数据到DUT的最快速度，它是通过在一个测试周期内提供两次输入数据并检测两次输出数据实现的，这样DUT就会以2倍的ATE速度运行。Mux测试通常伴随有诸多的限制，如限定的脉冲格式、限定的向量存储序列、限定的输出比较沿位置等。测试速率意味着测试系统的最大速度，数据速率意味着器件运行的速度。        必要的时候（如出于成本考虑），采用折中的测试方法尽可能地保证器件满足设计规格是测试工程师的职责。当折中的方法看似不可行时，与器件的设计人员沟通，讨论出现的问题，他们也许知道解决方案。请谨慎使用任何折中测试，务必经过设计人员或相关人员确认该方法是否能保证器件被有效测试。 标准AC参数        和标准DC参数一样，也有一些标准的AC参数需要测试，接下来我们就来看看通常需要测试的这些AC参数。  建立时间（Setup Time）   Parameter Description Min. Max Units tSD Data Set-up to Write End 11   nsec                                                           图6-1. Setup Time        建立时间指的是在参考信号达到一定电压点（即参考信号使能）前，数据准备好能保证被正确识别所需的最小时间。例如图6-1中，DataIn数据对WE信号的建立时间，参考WE信号到达1.5V电压点进行测量。              目的：保证输入数据在参考信号有效前的最少时间里可以达到被正确读取（read or latched）的状态。              只与输入信号有关。              建立时间可以为负数（发生在参考信号之后）。 保持时间   Parameter Description Min. Max Units tHD Data Hold from Write End 1   nsec                                                       图6-2.Hold Time        保持时间指的是参考信号到达一定电压点（使能）后，为了保证读取无误，数据保持当前状态所必需持续的最小时间。例如图6-2中，DataIn数据对WE信号的保持时间，参考WE信号到达1.5V电压点进行测量。              目的：保证输入数据在参考信号有效后的最少时间里维持可以被正确读取（read or latched）的状态。              只与输入信号有关。              保持时间可以为负数（发生在参考信号之前）。   传输延迟   Parameter Description Min. Max Units tAA Address to Data Valid   15 nsec                                                      图6-3. Output Propagation Time        传输延迟指的是一个信号的传输和另一个相关信号的传输之间的时间间隔，测量上以特定电压点（如1.5V）为参考坐标。多数传输延迟测试测量的都是输入信号变化到相应输出信号反应之间的时间间隔，列如图6-3中，显示的是地址线起效的时间点到最慢的数据输出管脚达到1.5V有效电压点这段时间的传输延迟。     有时两个输出信号之间的传输延迟也要测量，这会要求搜寻这两个信号的相对位置。传输延迟测试也被称为“临界路径测量”。              目的：保证输出数据在参考信号有效后的特定的时间里反应。              只与输出信号有关。              传输延迟只可以为正数（发生在参考信号之后）。 最小脉宽   Parameter Description Min. Max Units tWL Minimum clock low time 20   nsec tWH Minimum clock high time 25   nsec          最小脉宽通常包括两个独立参数，如图6-4所示：                                                    图6-4.最小脉冲宽度               最小脉冲低时间（时钟低宽度），脉冲可以（或必需）保持在逻辑0状态的最小时间；             最小脉冲高时间（时钟高宽度），脉冲可以（或必需）保持在逻辑1状态的最小时间。        当执行测试需要移动或调整某个控制沿时，确保和它有关系的所有时序沿依然保持有效，即满足建立时间、保持时间以及传输延迟等要求。          目的：保证脉冲的逻辑低和逻辑高有效（能被其他信号识别）。          注意：改变控制沿时，应保证与之有关的信号沿不受影响，或者作相应改变。   最高频率   Parameter Description Min. Max Units fMAX Maximum clock frequency   22.2 MHz          最高操作频率的测试，某些时候也被称为“全速测试”，包括测试器件在最高频率下其相关参数是否仍然符合器件规格书的要求。执行全速测试时，最短的建立和保持时间、最窄的脉冲宽度、最大的传输延迟都需要在最快的测试频率下验证。因为所有最差的时序条件都同时施加于器件，可能引起导致器件“失效”的附加测试噪声，所以这项测试是相当难以实施的，因而我们实施它之前需要仔细阅读器件规格书，确保时序的正确。        同样，当执行测试需要移动或调整某个控制沿时，例如时钟的上升沿，确保和它有关系的所有时序沿依然保持有效。图6-5显示的是最高频率测试的时序。                                                    图6-5.最高频率测试              目的：保证器件的最大操作频率              注意：改变控制沿时，应保证与之有关的信号沿不受影响，或者作相应改变              全速测试可能会引起附加测试噪声   输出使能时间   Parameter Description Min. Max Units tDOE OE Low to Data Valid   10 nsec          输出使能时间指的是输出信号从高阻状态切换到驱动有效逻辑电平状态所需的时间，测量上，从控制信号的控制沿有效开始，到输出切换为有效逻辑的跳变沿结束。例如，tDOE（Output Enable to Data Out Valid）是从OE信号由高变低开始直到所有的O0-O3管脚上读到有效的逻辑电平的这段时间，如图6-6。此项测试要求输出连接到参考电压设置为中间级逻辑电平（如2.0V）的负载端。        多数情况下，有效逻辑定义为VOL/VOH，但最好还是查阅一下器件的规格书以确认参数正确。                                                    图6-6.输出使能时间          目的：确保在一定时间内，输出缓冲能正确地由高阻态转换为打开状态，并在控制信号起效的规定时间内，驱动输出有效的逻辑电平。          只针对高阻态输出管脚及双向IO口。          测试结果只能是正值。   输出失效时间   Parameter Description Min. Max Units tHZOE OE High to Data High Z    8 nsec            输出失效时间与输出使能时间相反，指的是输出端从有效逻辑电平状态切换到高阻状态所需的时间，测量上，从控制信号的控制沿有效开始，到输出端停止驱动有效电平结束。例如，tHZOE（Output Enable High to Outputs High Z）是从OE信号由低变高开始直到所有的O0-O3管脚上停止输出有效的逻辑电平的这段时间，如图6-7。        此项测试中，高阻态定义为独立的输出电平，指的是高于VOL而低于VOH的区段内的任何电平。输出必须连接到参考电压设置为中间级逻辑电平（如2.0V）的负载端，输出负载会在输出缓冲关闭后将总线拉至无效电平状态。同样，参考器件规格书确定相关参数。                                                         6-7．输出失效时间              目的：确保在控制信号起效的规定时间内，输出缓冲能正确地由打开状态转换为高阻态。              只针对高阻态输出管脚及双向IO口。              测试结果只能是正值。