基于FPGA的DDS信号发生器设计

基于FPGA的DDS信号发生器设计 湖南工学院毕业设计 基于FPGA的DDS信号发生器设计 第1章 绪论 1.1 系统背景 随着科技的不断发展，电子技术获得了飞速的发展，有力的推动了生产力的发展和社会信息化程度的提高，电子行业也经历着日新月异的变化。90年代后期，出现了以高级语言描述、系统级仿真和综合技术为特征的第三代EDA工具，极大地提高了系统设计的效率，使广大的电子设计师开始实现“概念驱动 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 ”的梦想。设计师们摆脱了大量的具体设计工作，而把精力集中于创造性的 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 与概念构思上，从而极大地提高了设计效率，缩短了产品的研制周期。 现场可编程逻辑门阵列FPGA，与PAL、GAL器件相比，他的优点是可以实时地对外加或内置得RAM或EPROM编程，实施地改变迄今功能，实现现场可编程(基于EPROM型)或在线重配置(基于RAM型)。是科学试验、演技研制、小批量产品生产的最佳选择其间。 自上世纪70年代单片机问世以来，它以其体积小、控制功能齐全、价格低廉等特点赢得了广泛的好评与应用。由单片机构成的应用系统有有体积小、功耗低控制功能强的特点，它用利于产品的小型化、多功能化和智能化，还有助与提高仪表的精度和准确度，简化结构、减小体积与重量，便于携带与使用，降低成本，增强抗干扰能力，便于增加显示、报警和诊断功能。因而许多现代仪器仪表都用到了单片机。 1.2 选 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 目的及其意义 信号发生器它最原始的功能是能够产生多种波形，比如说它可以产生方波、三角波、正弦波、锯齿波等等。但随着科技的发展，它的功能也得到了增强，成为最普通、最基本的，也是应用最广泛的电子仪器之一，几乎所有的电参量的测量都需要用到多功能信号发生器。不论是在生产还是在科研与教学上，多功能信号源发生器都是电子工程师信号仿真实验的最佳工具。它除此之外还有许多的用途，它已经被广泛地应用于工业、教学、医学，科学研究等领域。 目前大部分信号发生器的设计是以微控制器为核心进行的，它与纯硬件设计 1 湖南工学院毕业设计 的信号发生器相比，具有高精度、高可靠性、操作方便、价格便宜、智能化等特点，是智能化仪器的一个发展方向，具有一定的实用价值。 那么，对于我们来说，信号发生器的设计是让我们掌握并巩固所学的知识，提高自己动手能力的一个重要的途径。通过对它的设计，我们的能力可以得到很大的提高，这样就很利于我们今后自身的发展。 1.3 系统概述 我所设计的是多功能信号发生器，它能够产生方波，三角波和本次毕业设计 正弦波三种基本波形其电路。采用FPGA 器件相结合的方法，充分利用和FPGA 器件的快速性、外设的替代性，采用数字技术，通过对三种波形输出进行控制，包括幅度控制和频率控制电压的控制，通过DAC0832转换输出、并将频率与幅度的大小送LCD显示等功能。同时对三种波形进行编辑。对键盘进行扫描判断，进入相应的功能程序。在各功能程序中，执行相应 内容 财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容 ，将控制字送到DAC0832进行转换，从而对模拟波形的幅度进行控制，再经过放大输出。同时可以根据需要方便地实现各种比较复杂的调频、调相和调幅功能，具有良好的实用性。 2 湖南工学院毕业设计 第2章 设计方案论证 2.1 总体方案论证与比较 方案一: 采用模拟锁相环实现 模拟锁相环技术是一项比较成熟的技术。应用模拟锁相环，可将基准频率倍频，或分频得到所需的频率，且调节精度可以做到相当高、稳定性也比较好。但模拟锁相环模拟电路复杂，不易调节，成本较高，并且频率调节不便且调节范围小，输出波形的毛刺较多，得不到满意的效果。 方案二:采用直接数字频率合成，用单片机作为核心控制部件，能达到较高的要求，实现各种波形输出，但受限于运算位数和运算速度，产生的波形往往达不到满意效果，并且频率可调范围小，很难得到较高频率，并且单片机的引脚少，存储容量少，这就导致了外围电路复杂。 方案三:采用直接数字频率合成，用FPGA器件作为核心控制部件，精度高稳定性好，得到波形平滑，特别是由于FPGA的高速度，能实现较高频率的波形。控制上更方便，可得到较宽频率范围的波形输出，步进小，外围电路简单易实现。 因此采用方案三。 2.2 DDS模块方案论证 方案一: 采用高性能DDS 单片电路的解决方案 随着微电子技术的飞速发展，目前高超性能优良的DDS 产品不断推出，主要有Qualcomm 、AD、Sciteg 和Stanford 等公司单片电路(monolithic)。Qualcomm 公司推出了DDS 系列Q2220 、Q2230 、Q2334 、Q2240 、Q2368 ，其中Q2368 的时钟频率为130MHz， 分辨率为0.03Hz，变频时间为0.1μs;美国AD 公司也相继推出了他们的DDS 系列:AD9850 、AD9851 、可以实现线性调频的AD9852 、两路正交输出的AD9854 以及以DDS 为核心的QPSK 调制器AD9853 、数字上变频器AD9856 和AD9857 。AD 公司的DDS 系列产品以其较高的性能价格比，目前取得了极为广泛的应用。 [1] 方案二: 采用低频正弦波DDS 单片电路的解决方案 此方案的典型电路有Micro Linear 公司的电源管理事业部推出低频正弦波DDS 单片电路ML2035 以其价格低廉、使用简单得到广泛应用。ML2035 特性:(1)输出频率为直流到25kHz ，在时钟输入为12.352MHz 以外频率分辨率可达到 3 湖南工学院毕业设计 1.5Hz(-0.75,+0.75Hz)，输出正弦波信号的峰-峰值为Vcc;(2)高度集成化，无需或仅需极少的外接元件支持，自带3, 12MHz 晶体振荡电路;(3)兼容的3 线SPI 串行输入口，带双缓冲，能方便地配合单片机使用;(4)增益误差和总谐波失真很低。ML2035 生成的频率较低(0,25kHz)，一般应用于一些需产生的频率为工频和音频的场合。如用2 片ML2035 产生多频互控信号，并与AMS3104 (多频接收芯片)或ML2031/2032 (音频检波器)配合，制作通信系统中的收发电路等。可编程正弦波发生器芯片ML2035 设计巧妙，具有可编程、使用方便、价格低廉等优点，应用范围广泛。很适合需要低成本、高可靠性的低频正弦波信号的场合。 方案三: 自行设计的基于CPLD/FPGA 芯片的解决方案 DDS 技术的实现依赖于高速、高性能的数字器件。可编程逻辑器件以其速度高、规模大、在线可编程，以及有强大EDA 软件支持等特性，十分适合实现DDS 技术。目前PLD 器件(包括CPLD、FPGA )的生产厂商主要有Altera，Xilinx 图2.1 DDS工作框图 以及Lattoce 等。Altera 是著名的PLD 生产厂商，多年来一直占据着行业领先的地位。Altera 的PLD 具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的IP 核、宏功能外它还提供了功能全面的开发工具和丰富的IP 核、宏功能库等，因此Altera 的产品获得了广泛的应用。虽然有的专用DDS 芯片的功能也比较多，但控制方式却是固定的，因此不一定是我们所需要的。而利用FPGA 则可以根据需要方便地实现各种比较复杂的调频、调相和调幅功能，具有良好的实用性。就合成信号质量而言，专用DDS 芯片由于采用特定的集成工艺，内部数字信号抖动很小，可以输出高质量的模拟信号;利用FPGA 也能输出较高质量的信号，虽然达不到专用DDS 芯片的水平，但信号精度误差在允许范围之内。基于以上优点我们采用了FPGA芯片来实现我们设计的DDS. 4 湖南工学院毕业设计 2.3 数据存储方案论证 方案一: 将波形数据存储在EPROM27C512中，并直接通过单片机软件扫描的方式将波形沼气传输给DAC0832产生波形输出。这种方法是硬件电路简单，用通用的单片机最小系统板和一般的D/A 转换器就可以完成。由于在此方案中单片机要完成波形扫描功能，还要负责整个系统的管理任务，并且受单片机工作速度的限制，不能很好的完成题目的要求。 方案二:使用FPGA作为数据转换桥梁，将波形存储在其内部的RAM中，通过硬件扫描将波形数据传输给DAC0832产生波形输出。由于FPGA是一种高密可编程逻辑器件，可以满足题目的要求。 综合各种因素，选择方案二。 2.4 键盘/显示方案论证 本设计的频率字和相位字输入来实现，通过外部将数据输入到FPGA中，同时控制DAC0832的数据转换。键盘采用4×3矩阵式，共12个键分别对应0,9个数字键和一个启动键两个波形控制键。常用的显示方案有以下几种。 方案一:使用液晶显示屏显示频率，幅度和相位以及波的形状。液晶显示屏(LCD)具有轻薄短小、低耗电量、无辐射危险，平面直角显示以及影像稳定不闪烁、可视面积大、画面效果好、分辨率高、抗干扰能力强等特点。 方案二:使用传统的数码管显示。数码管是采用BCD编码显示数字，程序编译容易，资源占用较少，但是显示的字符较少，且不能显示汉字。 根据以上的论述，采用方案一。 2.5 数模转换方案论证 现阶段市场上用于数摸转换的芯片种类很多，常用的有8位，12位，16位等。他们各有其在不同的应用领域有着各自的优势。ADV7125是一种8位的高速，高精度的数模转换芯片其优主要性能如下: 240MHz的最大样速度; 三路8位D/A转换器SFDR; 当时钟频率为50MHZ;输出为1MHZ时，–70dB; 当时钟频率为140MHZ;输出为40HMZ时，-53dB; 与RS-343A/RS-170接口输出兼容; DA转换器的输出电流范围为:2mA到26mA; TTL兼容输入; 5 湖南工学院毕业设计 单电源+5V/+3.3V工作; 低功耗(3V时最小值为30)。 mW 其优点就不然而喻。 DAC0832也是一种8位的数模转换芯片，单电源供电，+5V到+15V正常工作。 [2]基准电压范围为V;电流建立时间为1;CMOS工艺，低功耗20。 ,s,10mW 综上来看ADV7215是中性能比较优越的DAC芯片，但其价格较DAC0832要高，我们的设计中所需求的DAC芯片新能要求，DAC0832已经可以达到，而且DAC0832是我们用的较多的的一种DAC芯片，对于它的用法比较熟悉。因此我们选则DAC0832来作为我们的数模转换芯片。 DAC0832是采用CMOS工艺制成的单片电流输出型8位数 / 模转换器，单电源供电，从+5V,+15V均可正常工作。基准电压的范围为?10V;电流建立时间是1µS;COMS工艺，功耗20mW。图5.2是DAC0832的逻辑框图及引脚排列。 器件的核心部分采用倒T型电阻网络的8位D / A转换器，如图2.2所示。它是由倒T型R,2R电阻网络、模拟开关、运算放大器和参考电压V四部分组REF成。 图2.2 DAC0832芯片引脚图 6 湖南工学院毕业设计 运放的输出电压为: VRREFfn,1n,20 (2.1) V,(D,2，D,2，？，D,2)0n,1n,20n2R 由上式可见，输出电压V与输入的数字量成正比，这就实现了从数字量到O 模拟量的转换。 一个8位的D / A转换器，它有8个输入端，每个输入端是8位二进制数的 8 一位，有一个模拟输出端，输入可有2,256个不同的二进制组态，输出为256个电压之一，即输出电压不是整个电压范围内任意值，而只能是256个可能值。 DAC0832的引脚功能说明如下: D,D:数字信号输入端 07 ILE:输入寄存器允许，高电平有效 : 片选信号，低电平有效 CS :写信号1，低电平有效 WR1 :传送控制信号，低电平有效 XFER :写信号2，低电平有效 WR2 I，I:DAC电流输出端 OUT1OUT2 R:反馈电阻，是集成在片内的外接运放的反馈电阻 fB V:基准电压(,10,+10)V REF V:电源电压(，5,，15)V CC AGND:模拟地 NGND:数字地 2.6 滤波方案论证 方案一:采用二阶巴特沃兹低通滤波器。巴特沃兹滤波器的幅度函数是单调下降的，由于n 阶低通巴特沃斯滤波器的前(2n-1)阶导数在ω=0处为零，所以巴特沃斯滤波器也称为最大平坦幅度滤波器，该方案滤波性能较好，但构造和参数设置比较复杂。 方案二:采用RC低通滤波器。能很好的滤除高频信号，由于不须运算发大器，参数计算容易，对系统要求不高。 基于上述理论 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 ，拟订方案一。 2.7 总体设计方框图 本系统分为五大部分:FPGA主控电路，液晶显示，键盘控制，数模转换，低通滤波电路。框图如图2.3所示: 7 湖南工学院毕业设计 图2.3系统总设计流程图 8 湖南工学院毕业设计 第3章 工作原理 本设计以FPGA为核心，由外部来实现频率、相位的预置和步进，并完成信号的频率和相位差显示。如图3.1系统框图。采用直接频率合成(DDS)技术，用FPGA来产生一路信号波行。将量化的波形数据存到存储器中，在经地址计数器寻址读出波形数据，控制地址计数器的时钟频率即可控制采样点数，这样就控 图3.1 工作原理框图 制了输出波形的频率。由于这些数据为数字量，故再经D/A转换电路将其转换为模拟量，通过低通滤波器滤除阶梯即可输出满足要求的波形。由于本设计采用直接数字频率合成技术(DDS)，运用一片EPROM，存储波形数据，分别由设定数据差值的地址数据寻址即可输出有设定波形，有效地扩展了输出波形的频率范围并实现了输出高精度相位的波行信号,系统稳定可靠。 3.1 FPGA设计 S(t)N位S(n)N位 ROM累加器加法器加法器D/ALPF 频率控制字k相位控制字p波形控制字w 参考信号 fc 图3.2 DDS的原理框图 本设计采用Altera公司的EPF10K10LC-84器件，利用其集成化数字系统EDA设计软件MAX-PLUSE2进行开发。开发语言用VHDL。设计一相位累加器，同时输出两路寻址信号(基准信号的寻址信号以及输出信号的寻址信号)，对ROM表进 9 湖南工学院毕业设计 行寻址输出波形。设计框图如上图3.2: 直接数字频率合成器，(Direct Digital Synthesizer)是从相位概念出发直接合成所需波形的一种频率合成技术。一个直接数字频率合成器由相位累加器、加法器、波形存储ROM、D/A转换器构成。其中K为频率控制字、P为相位控制字、W为波形控制字、为参考时钟频率，N为相位累加器的字长，D为ROMfc 的数据位及D/A转换器的字长。相位累加器在时钟的控制下以步长K作累加，fc 输出的N位二进制码与相位控制字P、波形控制字W相加后作为波形ROM的地址，对波形ROM进行寻址，波形ROM输出D位的幅度码S(n)经D/A转换器变成阶梯波S(t)，再经过低通滤波器平滑后就可以得到合成的信号波形。全盛的信号 [3]波形取决于波形ROM中存放的幅度码，因此用DDS可以产生任意波形。 (1)频率预置与调节电路。 K被称为频率控制字，也叫相位增量。DDS方程为: n (3.1) f,fK/20c 为输出频率，为时钟频率。当K=1时，DDS输出最低频率(也即频率分ff0c N辨率)为/2，而DDS的最输出频率由Nyquist采样定理决定，即/2，也就ffcc N是说K 的最大值为2-1。因此，只要N足够大，DDS可以得到很细的频率间隔。要改变DDS的输出频率，只要改变频率控制字K即可。 (2)累加器 相位累加器由N位加法器与N位寄存器级联构成。每来一个时钟脉冲，加fc法器将频率控制字K与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的数据输入端。寄存器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器的输入端;以使加法器在下一个时钟作用下继续与频率控制字进行相加。这样，相位累加器在时钟的作用下，进行相位累加。当相位累加器累加满量时就会产生一次溢出，完成一个周期性的动作。 (3)控制相位的加法器 通过改变相位控制字P可以控制输出信号的相位参数。令相位加法器的字长为N，当相位控制字由0跃变到P(P?0)时，波形存储器的输入为相位累加器 N的输出与相位控制字P之和，因而其输出技术的幅度编码相位会增加P/2，从而使最输出技术的信号产生相称。 (4)控制波形的加法器 通过改变小型控制字W可以控制输出信号的波形。由于波形存储器中的不同波形是分块存储的，所以当小型控制字改变时，波形存储器的输入为改变相位后的地址与波形控制字W(波形地址)之和，从而使最后输出技术的信号产生相移。 (5)波形存储器 10 湖南工学院毕业设计 用相位累加器输出的数据作为波形存储器的取样地址，进行波形的相位—幅值转换，即可在给定的时间上确定输出的波形的抽样幅值。N位的寻址ROM相当 OON于把0,360的正弦信号离散成具有2个样值的序列，若波形ROM有D位数据位， N则2个样值的幅值以D位二进制数固化在ROM中，按照地址的不同可心输出相应本相位的正弦信号的幅值。 相位—幅值变换原理图如下图3.3所示: 相位量化序列波形幅度量化序列 ROM (波形存储器) 地址数据 图3.3 变换原理图 D/A转换器的作用是把合成的正弦波数字量转换成模拟量。正弦幅度量化序列S(n)经D/A转换后变成了包络为正弦波的阶梯波S(t)。需要注意的是，频率合成器对D/A转换器的分辨率有一定的要求，D/A转换器的分辨率越高，合成的正弦波S(t)台阶数就越多，输出的波形的精度也就越高。 (6)低通滤波器 对D/A输出的阶梯波S(t)进行频谱分析，可知S(t)中除主频外，还f0存在分布在,2两边?处的非谐波分量，幅值包络为辛格函数。因此，为fffcc0 了取出主频，必须在D/A转换器的输出端接入截止频率为/2的低通滤波器。 ff0c 3.2 DDS工作原理 1971年，美国学者J.Tierney 等人撰写的“A Digital Frequency Synthesizer ”一文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新的数字合成原理。限于当时的技术和器件产能，它的性能指标尚不能与已有的技术相比，故未受到重视。近些年来，随着微电子技术的迅速发展，直接数字频率合成器(Direct Digital Frequency Synthesis ，简称DDS 或DDFS )得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。随着可编程器件(Programmable Logic 图3.4 DDS实现基本过程 Device，PLD)的出现，使得DDS 技术又呈现出一种新的局面，输出频带得到了极大的提高，系统更容易集成，功耗更小。DDS 的基本原理是基于Nyquist 采 11 湖南工学院毕业设计 样定理，将模拟信号进行采集，经量化后存入存储器中(查找表)，通过寻址查表输出波形数据，再经D/A 转换滤波即可恢复原波形。其实现过程如图3.4所示。根据Nyquist 采样定理知，要使信号能够恢复，必须满足采样频率大于被采样信号最高频率的2 倍，否则将产生混迭，经D/A 不能恢复原信号。 下面以正弦信号波形输出为例说明DDS 的基本原理。一个频谱纯净的单频正弦信号可以表示为 (3.2) U(t),Usin(2,ft，,)00 式中，为输出正弦波幅度，为初始相位。由于与不随时间变化，,,UU00 为了设计方便，将归一化为1，而令为0，这样上式可表示为: ,U0 (3.3) U(t),sin(2,ft),sinft00 先对此波形进行采样，其基本原理如图2.2 所示。 设采样频率为，采样周期为，则采样后得到的信号波形可表示 fT,1/fss 为: , (3.4) U(t)|,u(t),(nT),u(nT),sin(,nT),u(n),tnT0,n0, 从上式可看出，采样后的波形数据为正弦值，存在负值，而存储器中的数是以无符号的二进制数来表示，故须将采样得到的数值加上某一常量，从而使采样得到的离散序列均为正数。而在后续D/A 转换输出波形减去一直流电平，使输出波形不含直流分量。对于上式，由于其最小值为-1，故可加上1 这个常数，将全部采样数据转换为正数。这样得到的表达式为: ,, (3.5) u(n),u(nT),1，sin(,nT)0 12 湖南工学院毕业设计 图3.5 正弦波采样原理图 此外，存储器数据为有限位，而上述正弦值一般为无穷位数的无理数，故须将采集到的波形进行量化，其过程就是对上述数据进行截尾处理，得到有限位二进制数据。事实上，在DDS 技术实现过程中，上述数据采样与量化两过程一般是由软件一起来完 Fsvn?θ地址累加器存储器D-A低调滤波器 累加移位输出 Fref时钟 图3.6 存储与恢复波形的原理图 成(也可由单片机控制AD 转换器来进行实时 采样得到离散的波形序列)。若采用软件实现，可调用高级语言函数库，得到量化的波形数据。 波形的存储与恢复一般则由硬件来实现。这也是一般意义下的直接数字频率合成器，其原理图如图3.6所示。 将量化的波形数据存入存储器中(查找表)，相位累加器产生地址，对存储 [4]器查表寻址输出离散化的波形序列，经D/A 转换输出模拟波形。输出波形如图3.7所示。 13 湖南工学院毕业设计 U(t) 1 0 0 2 4 6 8 10 12 14 16 t/T 图3.7 DDS输出波形 对于单频的正弦信号，它的相位是时间的线性函数，其对时间的导数为一常数，如下式所示 (3.6) ,(t),2,ft,,00 ,d(t) (3.7) ,2,f,,00dt 在时钟频率的作用下，表示每个时钟周期相位变化的数字量(频率控制字，也即累加器步长)送至累加器，并与原有的数据相加，这样，累加器的输出是一个关于时间的线性相位函数(近似值)，如图3.8所示。累加器的输出对存储器中离散化波形序列寻址，输出波形如图3.9 所示。 图3.8 单频信号相位函数 14 湖南工学院毕业设计 图3.9 相位累加器输出 累加器的输出对存储器中离散化波形序列寻址，输出波形如图3.10 所示。 图3.10 DA输出波形 以上为了原理论述简便，将输出波形幅度归一化为1，并令初试相位为0，但实际中，需要控制输出波形的幅度，这样就需要进行幅度控制，在多路输出时还要对各路输出的相位差进行控制。 3.3 DDS主要性能指标及优点 DDS 采用全数字技术实现频率合成，使其与一般的频率合成相比，有一些很突出的优点及独特的性能。DDS 在相对带宽、频率转换时间、频率分辨率、相位连续性、正交输出以及集成化等一系列性能指标方面远远超过了传统频率合成技 [5]术所能达到的水平，为系统提供了优于模拟信号源的性能。概括来说主要有以下性能指标及优点: (1)输出带宽 当频率控制字K=1 时(即:向相位累加器中送入的累加步长为1)，则输出的最低频率为 N (3.8) f,f2minc 式中，为系统时钟频率，N 为相位累加器的位数。当相位累加器位数很高fc 时，最低输出频率可达到mHz ，甚至更低，可以认为DDS 的最低合成频率为零 15 湖南工学院毕业设计 频。 DDS 最高输出频率受限于系统时钟频率和一个周波波形系列点数，在时钟频率为、采样点数为M(存储深度)下，最高输出频率为: fc (3.9) f,fMc 这是一个比较大的数值，所以，DDS 相对其它频率合成技术，其带宽得到了极大的提高。 (2)频率、幅度、相位分辨率 频率分辨率也就是频率的最小步进量，其值等于DDS 的最低合成频率。 N (3.10) ,f,f,f20minc 根据相位累加器位数的不同有着不同的频率分辨率。由DDS 最低合成频率接近零频知，其频率分辨率可达到零频。所以DDS 相比其它频率合成技术有精 密的频率分辨率。精细的频率分辨率使得输出频率十分逼近连续变化。幅度的分辨率决定于幅度控制的DAC 的位数: N (3.11) ,V,V/2ref 式中，N 为幅度控制的DAC 的位数，Vref 为幅度控制的DAC 的参考电压。 相位差的分辨率与一个周波采样点数M 成反比， , (3.12) ,P,360/M 从上可看出，DDS 技术可根据实际需要，对频率分辨率、幅度分辨率以及相位差分辨率进行灵活控制。 (3)频率转换灵活性 频率转换灵活性是指频率控制字改变后，输出波形频率跟踪频率控制字的能力。DDS是一个开环系统，无任何反馈环节，故可认为其频率转换是实时的。DDS 的相位序列在时间上是离散的，在频率控制字K 改变后，经过一个时钟周期后即可按新的相位增量累加，可认为它的频率转换时间就是频率控制字的传输时间。而在现代数字电路，数据传输延时为ns 级的频率转换时间极为短暂。 (4)相位连续性 从DDS 原理可知，在改变DDS 的输出频率时，实际就是改变地址发生器输出地址的速率，即改变相位函数的增长率。如在t1时刻，当频率控制字改变后，只是改变了t1时刻的地址上产生下一时刻t2 地址的速率，并没有改变t1 时刻的地址，而且t2 时刻地址还是在t1 时刻地址的基础上进行累加。这样，就保持了输出波形相位的连续性，只是在改变频率的瞬间其频率发生了突变。 (5)波形灵活性 16 湖南工学院毕业设计 DDS 技术的核心是控制寻址的速率，对查找表寻址输出波形数据，只要改变查找表中的波形数据即可改变输出的波形。这样，可对多种波形进行采集，存入存储器，根据需要灵活控制输出波形的种类。此外，只要在DDS 内部加上相应控制如调频控制FM、调相控制PM 和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK 和MSK 等信号。当DDS 的波形存储器分别存放正弦和余弦函数表时，即可得到正交的两路输出。DDS 还可灵活输出多相波形，只需设计同样的查找表，改变其寻址的起始位置，即可输出多相相位差可编程控制的波形。 (6)噪声及谐波 有限字长效应是数字系统不可避免的问题。在数据采集后需要对数据量化，这就产生了量化误差。如，12.7 ，由于数字系统从本质上只能认识无符号的整数，这样，根据四舍五入的方法，将12.7 量化为13，就产生了量化误差。这样，就引入了噪声以及谐波分量。此外，由于DAC 的非理想特性，包括非线性性能和所生成的阶梯波中有尖峰之类而引起的杂散输出，称为DAC 新增噪声。在DDS 中，由于采用全数字化设计，不可避免地存在上述噪声与谐波，须加滤波器加以滤除。此外，在设计电路时要注意电路的优化。 (7)其它性能 DDS 的其它性能指标有易控性、集成度、体积、功耗、稳定可靠性以及性价比。由于DDS 中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。 17 湖南工学院毕业设计 第4章 硬件电路设计 ,.1 FPGA主控电路 这一单元是由FPGA实现的。 EPF10K10LC84-4表示所属器件系列是EPF，器件类型是10K10，封装形式为L:Plastic J-lead chip carrier(PLCC),工作温度为C:民用品温度(0--70摄氏度)，引脚数为84，速度等级为-4。 MAX EPF10K10LC84-4是一种复杂可编程逻辑器件，IC管脚图如图4.1所示，是84pinPLCC封装，另外还有其它类型的管脚和封装，选择性强，该IC具有以下主要性能: 1) 嵌入式FPGA; 2) 提供了集成系统于单个可编程逻辑器件中的性能; 3) 高密度:提供10000~250000个可用门; 4) 6144~40960位内部RAM; 5) 低功耗:多数器件在静态模式下电流小于0.5mA; 6) 在2.5V、3.3V或5.0V下工作; 7) 高速度:时钟锁定和时钟自举选项分别用于减少时钟延时/过冲和时钟倍 频;器件内建立树形分布的低失真时钟; 8)具有快速建立时间和时钟到输出延时的外部寄存器; 9) 灵活的互连方式:快速、互连延时可预测的快速通道(Fast Track)连续 式布线结构;实现高速、多输入(扇入)逻辑功能的专用级联链; 10)实现内部三态的三态模拟;多达六个全局的时钟信号和四个全局清除信 号; 11) 支持多电压I/O接口; 12) 强大的引脚功能:每个引脚都有一个独立的三态输出使能控制及漏极开 路配置选项及可编程输出压摆率控制;FLEX10KA、10LE、10KS器件都支持热 插拔; 13) 多种配置方式:内置JTAG边界扫描测试电路; 14) 可通过外部EPROM、智能控制或JTAG接口实现在电路重构(ICR); 15) 封装形式有TQFP、PQFP、BGA和PLCC等; 18 湖南工学院毕业设计 [9]16) 一封装的FLEX 10K系列器件的引脚相兼容。 图4.1 FPGA引脚图 这一单元是由FPGA实现的。FPGA完成相位累加器的功能，而频率控制字K是外部输入的。 相位累加器(见图4.2)是实现DDS的核心，它由一个N字长的二进制加法器和一个固定时钟脉冲取样的N位相位寄存器组成。相位寄存器的输出与加法器的一个输入端在内部相连，加法器的另一个输入端是外部输入的频率控制字K。这样，在每个时钟脉冲到达时，相位寄存器采样上一个时钟周期内相位寄存器的值与频率控制字K之和，并作为相位累加器在这一时钟周期的输出。频率控制字K决定了相应的相位增量，相位累加器则不断对该相位增量进行线性累加，当相位累加器积满量时就会产生一次溢出，从而完成一个周期性的动作，这个动作周期即是DDS合成信号的一个频率周期。于是，输出信号波形的频率表达式为: =(*k)/2 (4.1) ff0c 由该式可知，输要取出信号频率主决于频率控制字K，当K增大时，可f0以不断的提高，由抽样定理，最高输出频率不得大于/2，而根据实验所得，实fc 际工作频率小于/3较合适。 fc 19 湖南工学院毕业设计 fc N存位相位频率控制字K输出序列NN位加法器储器 图,.2相位累加器 EPF10K-10LC84-4是种功能非常强大是可编程芯片，此次设计中我们用它来实现DDS功能。数据从键盘输入后通过外部输入FPGA的8个数据输入端将数据送到FPGA。外部有源晶振采用6，在外部晶振的控制下，VHDL程序将输入MHZ 的数据进行处理，从FPGA的输出端输出送到数模转换电路得到我们所需的数据。 电路图如图,.3所示。 图,.3 FPGA电路 4., 显示单元电路 液晶显示器以其微功耗、体积小、显示内容丰富、超薄轻巧的诸多优点,在袖珍式仪表和低功耗应用系统中得到越来越广泛的应用。 这里介绍的字符型液晶模块是一种用5x7点阵图形来显示字符的液晶显示器,根据显示的容量可以分为1行16个字、2行16个字、2行20个字等等,这里以常用的2行16个字的162液晶模块来介绍它的编程方法。 20 湖南工学院毕业设计 162采用标准的14脚接口,其中: 第1脚:VSS为地电源 第2脚:VDD接5V正电源 第3脚:V0为液晶显示器对比度调整端,接正电源时对比度最弱,接地电源时 对比度最高,对比度过高时会产生“鬼影”,使用时可以通过一个10K的电位 器调整对比度 第4脚:RS为寄存器选择,高电平时选择数据寄存器、低电平时选择指令寄存器。 第5脚:RW为读写信号线,高电平时进行读操作,低电平时进行写操作。当RS 和RW共同为低电平时可以写入指令或者显示地址,当RS为低电平RW为高电平 时可以读忙信号,当RS为高电平RW为低电平时可以写入数据。 第6脚:E端为使能端,当E端由高电平跳变成低电平时,液晶模块执行命令。 第7,14脚:D0,D7为8位双向数据线。 第15,16脚:空脚 162液晶模块内部的字符发生存储器(CGROM)已经存储了160个不同的点阵字符图形,如表1所示,这些字符有:阿拉伯数字、英文字母的大小写、常用的符号、和日文假名等,每一个字符都有一个固定的代码,比如大写的英文字母“A”的代码是01000001B(41H),显示时模块把地址41H中的点阵字符图形显示出来,我们就能看到字母“A” 162液晶模块内部的控制器共有11条控制指令,如下所示, 它的读写操作、屏幕和光标的操作都是通过指令编程来实现的。(说明:1为高电平、0为低电平) 指令1:清显示,指令码01H,光标复位到地址00H位置 指令2:光标复位,光标返回到地址00H 指令3:光标和显示模式设置 I/D:光标移动方向,高电平右移,低电平左移 S: 屏幕上所有文字是否左移或者右移。高电平表示有效,低电平则无效 指令4:显示开关控制。 D:控制整体显示的开与关,高电平表示开显示,低 电平表示关显示 C:控制光标的开与关,高电平表示有光标,低电平表示无光 标 B:控制光标是否闪烁,高电平闪烁,低电平不闪烁 指令5:光标或显示移位 S/C:高电平时移动显示的文字,低电平时移动光标 指令6:功能设置命令 DL:高电平时为4位总线,低电平时为8位总线 N:低 电平时为单行显示,高电平时双行显示 F: 低电平时显示5x7的点阵字符,高 电平时显示5x10的点阵字符 指令7:字符发生器RAM地址设置 21 湖南工学院毕业设计 指令8:DDRAM地址设置 指令9:读忙信号和光标地址 BF:为忙标志位,高电平表示忙,此时模块不能 接收命令或者数据,如果为低电平表示不忙。 指令10:写数据 指令11:读数据 图,.3 显示电路 ,., 数模转换电路 由DDS产生的数字信号输出后，必须经过D/A变换，变成模拟量后,才能使用示波器来测量我们所产生的信号。本次的设计中，D/A转换电路是由DAC0832芯片和外接运算放大器所构成的。对于DAC0832芯片来说它有三种连接方式，即双缓冲方式、单缓冲方式、和完全直通方式。其中，双缓冲方式是指内部的两寄存器工作在输入锁存状态;单缓冲方式是指一级锁存器锁存，另一级锁存器直通;完全直通方式是指两级寄存器都工作在直通状态，它们的输出数据都随输入数据的变化而变化。 该模块主要由两片DAC0832组成，一片用于接收FPGA传来的波形数据，将其转化为模拟量输出;另一片接收来自FPGA的波形幅度数据，用以产生相应的幅度电压，将其作为基准电压输入到上一片DAC0832的基准电压(Vref)输入端口，实现输出波的幅度可调。其电路如图,.4 22 湖南工学院毕业设计 图,., 数模转换电路 4.4 滤波电路 滤波电路采用二阶巴特沃兹低通滤波，截止频率f=1/2π R1C1R11C11=1.5M ,用multisim仿真可以得到截至频率为1.4MHZ,200k内波形幅度平缓，可以满足电路的需要。其电路如图4.5。 图,., 二阶有源滤波电路 23 湖南工学院毕业设计 第5章 软件设计 5.1 VHDL程序设计 系统软件的主要任务是:将送入的频率、相位差控制字，控制输出波形种类进行处理得到三种不同的波型，频率和相位差。 首先是对DDS子程序进行设计，利用类属语句对输入频率字，相位字，累加器，正弦ROM表的地址位宽和数据位宽进行说明，本设计用到的位宽分别是32、8、32、8、8。软件的主要任务是在累加器中按输入的频率字进行循环累加，将截短后的数据与输入的相位字进行累加。因设计中用到的相位字是8位的故可直接输入到ROM中进行查表。正弦ROM表的设计只本设计的一个重点部分。首先可用C语言编制好正弦ROM程序，在DOS底下生成后缀为.mif的文件。然后在MAX+BLUS软件中定制一个数据位宽和地址位宽为8位的LMP_ROM。定制好后在DDS程序中进行说明，最后即可编译了。 然后是主程序的设计，为了将32位的频率字和8位的相位字送到FPGA中，以及能得到不同的波型。我们设置了A、B、C三个控制信号，分别对用如下: 表5.1 三个控制信号的传送数据 A B C 所送数据 0 1 0 频率字0-7位 0 1 1 频率字8-15位 1 0 0 频率字16-23 1 0 1 频率字24-31 1 1 0 相位字 在程序中对DDS子程序进行例化说明，调用DDS子程序，最终编译实现。 5.2 总程序流程图见图 本系统采用VHDL语言 ，VHDL语言的设计技术齐全、方法灵活、支持广泛。VHDL语言的系统硬件描述能力很强，具有多层次描述系统硬件功能的能力，可以从系统级到门级电路，而且高层次的行为描述可以与低层次的RTL描述混合使用。VHDL在描述数字系统时，可以使用前后一致的语义和语法跨越多层次，并且使用跨越多个级别的混合描述模拟该系统。因此，可以对高层次行为描述的子 24 湖南工学院毕业设计 系统及低层次详细实现子系统所组成的系统进行模拟。 开 始 判键 波形数据 方波 正弦波 三角波 图5.1 总程序流程图 5.3 子程序流程图 子程序流程图包括判键流程图和D/A转换流程图。 图5.2判键流程图 25 湖南工学院毕业设计 5.3 D/A转换流程图 26 湖南工学院毕业设计 第6章 波形仿真 6.1 SUM模块仿真图 本设计中的相位累加器SUM模块的仿真图如图6.1所示。相位累加器在每一个时钟脉冲输入时，把频率控制字加一次，相位累加器输出的数据就是合成信号的相位。 图6.1 SUM模块 6.2 DDS正弦信号输出ROM表仿真图 设计中整个DDS正弦信号发生系统仿真结果如图6.2所示。用相位累加器的数据作为波形存储器的相位取样地址，这样就可把存储在ROM内的波形取样值经查找表查出，完成相位到幅值的转换 图6.2 DDS正弦信号输出ROM表仿真图 6.3 DDS子程序波形图 图6.3是仿真的局部结果。当输入频率字freqin=00000001，相位字phasew=0时，相应输出的波形图。 27 湖南工学院毕业设计 图6.3 子程序仿真图 6.4主程序波形图1 图6.4是主程序波形图1。当输入频率字freqin=0000FFFF,相位字phaew=0时，相应输出的波形图。 图6.4 主程序波形图1 6.5 主程序波形图2 图6.5是主程序波形图2。当输入频率字freqin=0000FFFF,相位字phaew=00000011时，相应输出的波形图。 28 湖南工学院毕业设计 图6.5 主程序波形图2 29 湖南工学院毕业设计 第7章 系统调试及误差分析 7.1系统调试 调试仪器如表7.1 表7.1 测试使用的仪器设备 序号 名称、型号、规格 数量 备注 1 频率发生器:GFG-8216A 1 南京无线电仪器厂 2 YB4365双踪示波器 1 江苏扬中电子仪器厂 3 UNI-T数字万用表 1 胜利公司 4 直流电压源DF1731SC2A 1 宁波中策电子有限 公司 波形输出图如图7.1所示。 图7.1 调试图 频率测试是对系统产生的各种波形进行频率可调性、频率的范围与精确度等指标的测试，并计算出测试误差。频率的调节可以通过按键设置。系统的测量结果数据表如表7.2所示。 30 湖南工学院毕业设计 表7.2 系统测量数据表 ff(1~~1024) 理论值(Hz) 实测值(Hz) 误差(%) 50 794.725 794.726 0.00013 100 1589.450 1589.457 0.00044 200 3178.910 3178.901 0.00028 250 3973.625 3973.630 0.00014 350 5563.075 5563.090 0.00027 400 6357.822 6357.810 0.00019 500 7947.251 7947.260 0.00011 650 10331.425 10331.400 0.00024 850 13510.325 13510.340 0.00012 7.2相位误差 (1) 相位量化引起的误差。在DDS 中，由于累加器的位数NC 大于RAM 的寻址位数W， 使得累加器的输出寻址RAM 时，其NC-W 个低位必须舍去，因此会不可避免地产生相位截断误差。该误差是DDS 输出杂散的主要原因。 (2)采样点数有限引起的相位误差。由于输出波形是通过一系列有限的离散采样点表示的，这就不可进免地引入了相位误差，增加采样点数可以减少这种误差。 7., 幅值量化误差 由于RAM 中存储的数据字长和D/A 位数有限，所以D/A 进行幅值量化时会产生幅值量化误差，这也是数字系统中不可避免的有限字长效应。增加数据字长和D/A 位数可以减少这种误差。 7., 由于D/A 变换路的非理想特性引起的误差 DAC 的非理想特性包括:差分、积分的非线性，D/A 转换过程中的尖峰电流，转换速率受限等。设计时须对DAC 进行合理选择，尽量减小这种误差。 7., 电源噪声 这种随机噪声也会对我们的输出波形产生一定的影响，使输出纹波增大。为减弱这种噪声，一方面，我们可以选择纹波小的电源;另一方面，可以通过电源退耦以减小其影响。 31 湖南工学院毕业设计 7., 运放带来的误差 由于集成运放自身存在的输入失调电压和输入失调电流的影响，以及运放本身增益带宽积与上升速率的影响，在输入频率较高时，不可避免地带来相位失真。尽管上述误差是不可避免的，但是合理地选取各器件参数，选择纹波较小的电源，合适的D/A 变换器，并通过低通滤波器来平滑阶梯波，最后所得到的波形基本可以满足题目的要求。 32 湖南工学院毕业设计 结 论 本设计是基于FPGA的DDS信号发生器。通过方案论证，采用直接数字频率合成技术，经过硬件电路设计和软件设计，将DDS技术与FPGA的项结合，输出正弦波、三角波和方波。实现了波形的平滑、无毛刺，具有较高的频率分辨率，可实现快速的频率切换，并且在改变时能够保持相位的连续、很容易实现频率、相位和幅度的数控调制。 用FPGA实现DDS调频信号电路较专用DDS芯片更为灵活，只要改变FPGA中的数据和控制参数就可以了。 本设计通过EDA、数电以及模电几方面知识的结合，采用频率合成技术实现了DDS信号发生器应具备的各个环节。在整个设计和制作的过程中，我遇到了各种难题,通过查阅资料,问题一步步地得到了解决,同时我也深刻体会到了所学理论知识的重要性,以及理论知识与实际操作相结合的重要性。 33 湖南工学院毕业设计 参考文献 [1] 第五届全国大学生电子设计竞赛获奖[M],北京理工大学出版社,2001:132-138. [2] 陈明义主编,电子技术课程设计实用教程[N],中南大学出版社,2001:64-75. [3] 潘松、黄继业编著，EDA技术实用教程[J]，科学出版社2002:321-346. [4] 胡宴如主编，胡宴如、耿苏燕编写，模拟电子技术基础[M].北京:高等教育出版社，1993:103-114. [6] 孙江宏、李良玉编著，Protel 99电路设计与应用[N].机械工业出版社，2001:79-86. [7] 刘守义主编，杨宏丽、王静霞副主编，单片机应用技术[N].西安电子科技大学出版社，2002:87-92. [8] 何小艇主编,电子系统设计[J],浙江大学出版社,2000,6. 34 湖南工学院毕业设计 致 谢 本论文是在雷军老师的悉心指导下完成的。感谢雷老师在设计过程中给予的无微不至的关怀和照顾，设计的完成凝结了老师的心血和汗水。老师谦虚、严谨、认真的工作作风也使我受益匪浅。 随着论文的完成，我也即将结束我三年的大学生活，三年的时光给我留下了很多美好的回忆。美丽的校园，团结和睦的同学，和蔼可亲的老师都给我留下深刻的印象。三年的生活，无论是学习，还是生活我都成长了许多。我已不再是那个莽撞的臭小子，我开始思考自己的责任，对家庭，对社会的责任。也开始思考自己的人生，开始对自己的人生进行规划。怀着对老师，对父母，对学校，对社会那一颗感恩的心，我深知自己身上的压力。在以后的工作中，我会更加的努力，向着自己的目标前进。 大恩不言谢，但是我仍然要感谢学校，感谢学校里的人，感谢学校里的一草一木。 35 湖南工学院毕业设计 附录一 元器件明细表 元件名称 型号 数量 FPGA EPF10K10LC84-4 1 液晶LCD DM-162 1 电位器 10K 1 按键 4 DA转换芯片 DAC0832 2 运放 μ741 3 稳压管 3.3V 1 电阻 1K 2 电容 101 2 36 湖南工学院毕业设计 附录二 原理图及印制板图 1 原理图 附图1 电路原理图 37 湖南工学院毕业设计 2 印制电路图 附图2 双DA电路 附图3 FPGA主控部分 38