《EDA技术及应用 》试卷C含
答案
八年级地理上册填图题岩土工程勘察试题省略号的作用及举例应急救援安全知识车间5s试题及答案
A=: B、= C、:= D、<= 《EDA技术与应用 》试卷C
班 级 一、 填空
题
快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题
,每题2分～共,0分, 5、 在下列标识符中～, ,是VHDL合法的标识符。
1、 在VHDL中最常用的库是, ,标准库～最常用的数据包是 A、4h_adde B、h_adde_ C、 h_adder D、_h_adde 学 号
, ,数据包。 三、程序分析,每题10分～共40分,
姓 名
2、 VHDL的实体声明部分指定了设计单元的, ,～它是设计实体要求:
对外的一个通信界面～是外界可以看到的部分。 装 ,1, 将标有下划线语句补充完整,3分, ※※※※※※
※※※※※※3、 在VHDL的端口声明语句中～端口方向包括, ,、, ,、, ,※※※※※※,2, 解释后带**的语句,3分,
※※※※※※和, ,。
※※※※※※,3, 说明该程序逻辑功能,4分,
※※※※※※4、 在用VHDL语言设计电路时～一般要求文件名与, ,名一致～※※※※※※订 1、程序1 ※※※※※※后缀是, ,。
※※※※※※LIBRARY ieee; ※※※※※※5、 在VHDL中～标准逻辑位数据有, ,种逻辑值。
USE ieee.std_logic_1164.ALL; ※※※※※※
※※※※※※二、 选择题,每题2分～共10分, entity is ** ※※※※※※
port (a :in std_logic_vector(3 downto 0); ※※※※※※1、 在VHDL的端口声明语句中～用, ,声明端口为输出方向。 ※※※※※※ sel: ; ※※※※※※A、 IN B、OUT C、INOUT D、BUFFER
d:out std_logic); 线 ※※※※※※
※※※※※※2、 在VHDL中～, ,不能将信息带出对它定义的当前设计单元。 end xuan2; ※※※※※※
architecture a of xuan2 is ※※※※※※A、信号 B、常量 C、 数据 D、变量 ※※※※※※begin ※※※※※※ 3、 在VHDL中～, ,的数据传输不是立即发生的～目标信号
process(sel) ※※※※※※
※※※※※※ 的赋值需要一定的延时时间。 begin ※※※※※※
case is ** ※※※※※※A、 信号 B、常量 C、数据 D、变量
※※※※※※ when "00" =>d<=a(0); ** ※※※※※※ 4、 在VHDL中～为目标变量赋值的符号是, ,。 ※※※※※※
※※※※※※第1页～共7页 ※※※※※※
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※※※※※※
when "01" =>d<=a(1); Use ieee.std_logic_1164.all;
Entity sevenbcd is when "10" =>d<=a(2); 班 级
when others =>d<=a(3); Port(s:in integer range 0 to 9; **
end case; G,f,e,d,c,b,a:out std_logic); 学 号
end process; End sevenbcd;
姓 名 end a; Architecture a of sevenbcd is
Signal y: ; 2、程序2
装 Begin Library ieee; ※※※※※※
Process(s) ** ※※※※※※ Use ieee.std_logic_1164.all; ※※※※※※ ※※※※※※
Case s is ※※※※※※ Entity multi3 is ※※※※※※ When 0 =>y<="0111111"; ** Port(a,b:in std_logic_vector(2 downto 0); ※※※※※※订 When 1 =>y<="0000110"; ※※※※※※ y: ); ※※※※※※ When 2 => ; end ; ※※※※※※
When 3 =>y<="1001111"; ※※※※※※ architecture a of multi3 is ※※※※※※ When 4 =>y<="1100110"; signal temp1:std_logic_vector(2 downto 0); ※※※※※※
When 5 =>y<="1101101"; ※※※※※※ signal temp2:std_logic_vector(3 downto 0); ※※※※※※ When 6 =>y<="1111101"; signal temp3:std_logic_vector(4 downto 0); ** ※※※※※※
线 When 7 =>y<="0000111"; ※※※※※※ begin ※※※※※※ When 8 =>y<="1111111"; temp1<=a when b(0)=‘1’ else ‚000?; ** ※※※※※※
※※※※※※ When 9 =>y<="1101111"; temp2<=(a&‘0’) when b(1)=‘1’ else ‚0000?; ※※※※※※ When others =>y<="0000000"; temp3<=(a&‚00?) when b(2)=‘1’ else ‚00000?; ※※※※※※
End case; ※※※※※※ y<=temp1+temp2+(‘0’&temp3); ** ※※※※※※ End process; ※※※※※※end a;
a<=y(0); ※※※※※※
3、程序3 ※※※※※※ b<=y(1); ※※※※※※library ieee; ※※※※※※
※※※※※※第2页～共7页 ※※※※※※
※※※※※※
※※※※※※
c<=y(2); ELSIF j='1' AND k='0' THEN
qtmp<='1'; qbtmp<='0'; d<=y(3); 班 级
e<=y(4); ELSE qtmp<=NOT qtmp; qbtmp<=NOT qbtmp; **
f<=y(5); END IF; 学 号
g<=y(6); END IF;
姓 名 End a; q<=qtmp; qb<=qbtmp; **
END PROCESS; 4、程序4
装 END a; LIBRARY IEEE; ※※※※※※
※※※※※※四、设计一个比较器～用于实现两个4位二进制数的比较～真值表如下:USE IEEE.STD_LOGIC_1164.ALL; ※※※※※※
ENTITY jk4 IS ※※※※※※,20分, ※※※※※※ PORT(J, K:IN STD_LOGIC; ※※※※※※ 输入信号 输出信号
clk: ; ※※※※※※订
※※※※※※A[3..0] B[3..0] F1 F2 F3 prn, clr: IN STD_LOGIC; ※※※※※※
q,qb:OUT STD_LOGIC); ※※※※※※ A>B 1 0 0
※※※※※※END jk4; ※※※※※※ A=B 0 1 0 ARCHITECTURE a OF jk4 IS ※※※※※※
※※※※※※ A
d<=a(0); ** ※※※※※※ 4、在VHDL中,为目标变量赋值的符号是，C，。 ※※※※※※
※※※※※※第5页～共7页 ※※※※※※
※※※※※※
※※※※※※
when "01" =>d<=a(1); Use ieee.std_logic_1164.all;
Entity sevenbcd is when "10" =>d<=a(2); 班 级
when others =>d<=a(3); Port(s:in integer range 0 to 9; **
end case; G,f,e,d,c,b,a:out std_logic); 学 号
end process; End sevenbcd;
end a; 姓 名 Architecture a of sevenbcd is
Signal y:std_logic_vector(6 downto 0); 2、程序2
装 Begin Library ieee; ※※※※※※
Process(s) ** ※※※※※※ Use ieee.std_logic_1164.all; ※※※※※※ Begin Use ieee.std_logic_unsigned.all; ※※※※※※
Case s is ※※※※※※ Entity multi3 is ※※※※※※ When 0 =>y<="0111111"; ** Port(a,b:in std_logic_vector(2 downto 0); ※※※※※※订 When 1 =>y<="0000110"; ※※※※※※ y:out std_logic_vector (5 downto 0)); ※※※※※※ When 2 =>y<="1011011"; end multi3; ※※※※※※
When 3 =>y<="1001111"; ※※※※※※ architecture a of multi3 is ※※※※※※ When 4 =>y<="1100110"; signal temp1:std_logic_vector(2 downto 0); ※※※※※※
When 5 =>y<="1101101"; ※※※※※※ signal temp2:std_logic_vector(3 downto 0); ※※※※※※ When 6 =>y<="1111101"; signal temp3:std_logic_vector(4 downto 0); ** ※※※※※※
线 When 7 =>y<="0000111"; ※※※※※※ begin ※※※※※※ When 8 =>y<="1111111"; temp1<=a when b(0)=„1? else “000”; ** ※※※※※※
※※※※※※ When 9 =>y<="1101111"; temp2<=(a&„0?) when b(1)=„1? else “0000”; ※※※※※※ When others =>y<="0000000"; temp3<=(a&“00”) when b(2)=„1? else “00000”; ※※※※※※
End case; ※※※※※※ y<=temp1+temp2+(„0?&temp3); ** ※※※※※※ End process; ※※※※※※end a;
a<=y(0); ※※※※※※
3、程序3 ※※※※※※ b<=y(1); ※※※※※※library ieee; ※※※※※※
※※※※※※第6页～共7页 ※※※※※※
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※※※※※※
c<=y(2); ELSIF j='1' AND k='0' THEN
d<=y(3); qtmp<='1'; qbtmp<='0'; 班 级
e<=y(4); ELSE qtmp<=NOT qtmp; qbtmp<=NOT qbtmp; **
f<=y(5); END IF; 学 号
g<=y(6); END IF;
姓 名 End a; q<=qtmp; qb<=qbtmp; **
END PROCESS; 4、程序4
装 END a; LIBRARY IEEE; ※※※※※※
※※※※※※四、设计一个比较器,用于实现两个4位二进制数的比较,真值表如下:USE IEEE.STD_LOGIC_1164.ALL; ※※※※※※
ENTITY jk4 IS ※※※※※※，20分， ※※※※※※ PORT(J, K:IN STD_LOGIC; ※※※※※※ 输入信号 输出信号
clk:IN STD_LOGIC; ※※※※※※订
※※※※※※A[3..0] B[3..0] F1 F2 F3 prn, clr: IN STD_LOGIC; ※※※※※※
q,qb:OUT STD_LOGIC); ※※※※※※ A>B 1 0 0
※※※※※※END jk4; ※※※※※※ A=B 0 1 0 ARCHITECTURE a OF jk4 IS ※※※※※※
※※※※※※ A
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