27.1-二进制振幅键控(ASK)调制器与解调器设计

27.1-二进制振幅键控(ASK)调制器与解调器设计 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 第7章FPGA在通信工程中实践应用 7.1二进制振幅键控(ASK)调制器与解调器设计 l l 7.2二进制频移键控(FSK)调制器与解调器设计 l 7.3二进制相位键控(PSK)调制器与解调器设计 7.4 UART接口设计 l 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 第7章 FPGA在通信工程中实践应用 l 教学目标 l 教学重点 l 教学过程 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 第7章 FPGA在通信工程中实践应用 教学目标 l了解 FPGA在数据通信领域的具体应用实例 l掌握用VHDL语言设计二进制振幅键控(ASK)调制器与解调器 l掌握用VHDL语言设计二进制频移键控(FSK)调制器与解调器 l掌握用VHDL语言设计二进制相位键控(PSK)调制器与解调器 l了解用VHDL语言设计UART接口 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 第7章 FPGA在通信工程中实践应用 l教学重点 掌握用VHDL语言设计二进制振幅键控(ASK)调制器与解调器 掌握用VHDL语言设计二进制频移键控(FSK)调制器与解调器 掌握用VHDL语言设计二进制相位键控(PSK)调制器与解调器 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 7.1二进制振幅键控(ASK)调制器与解调器设计 数字信号对载波振幅调制称为振幅键控即 ASK n (Amplitude,Shift Keying)。 n ASK有两种实现方法: 1.相乘电路实现法 n n 2.键控法 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 1.相乘电路实现法 就是用乘法器基带信号与载波信号相乘就可 n 以得到调制信号输出。 n 乘法器用来进行频谱搬移，相乘后的信号通 过带通滤波器滤除高频谐波和低频干扰。 n 带通滤波器的输出是振幅键控信号。 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 2.键控法 键控法是产生ASK信号的另一种方法。二元制ASK n 又称为通断控制(OOK)。最典型的实现方法是 用一个电键来控制载波振荡器的输出而获得。 (键控法产生ASK信号原理框图 ) 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 ASK解调方法 1.同步解调法 n n 2.包络解调法。 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 1.同步解调 接下页 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 (设在一个码元持续时间T内，经过带通滤波后 n 的接收信号和噪声电压为: 其中 n n 是一个窄带高斯过程。根据窄带随机过程的 性质，我们可以得到: 接下页 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 经过带通滤波器后的接收电压为: n n 若没有噪声，上式简化为: 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 ASK调制VHDL程序 *2007年2月12日 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 ASK调制方框图 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 ASK调制电路符号 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 ASK调制VHDL程序 n library ieee; n use ieee.std_logic_arith.all; n use ieee.std_logic_1164.all; n use ieee.std_logic_unsigned.all; n entity ASK is n --系统时钟 port( clk:in std_logic; n start:in std_logic; --开始调制信号 n --基带信号 x :in std_logic; n y :out std_logic); --调制信号 n end ASK; n architecture behav of ASK is 接下页 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 signal q:integer range 0 to 3; --分频计数器 n n --载波信号 signal f :std_logic; n begin n process(clk) n begin n if clk'event and clk='1' then n if start='0' then q<=0; n elsif q<=1 then f<='1';q<=q+1; n elsif q=3 then f<='0';q<=0; n else f<='0';q<=q+1; n end if; end if; n end process; n --对基带码进行调制 y<=x and f; n end behav; 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 ASK解调电路符号 *2007年2月12日 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 ASK解调VHDL程序 n library ieee; n use ieee.std_logic_arith.all; n use ieee.std_logic_1164.all; n use ieee.std_logic_unsigned.all; n entity ASK2 is 电路符号 n --系统时钟 port(clk :in std_logic; n start :in std_logic; --同步信号 n --调制信号 x :in std_logic; n --基带信号 y :out std_logic); n end ASK2; n architecture behav of ASK2 is n signal q:integer range 0 to 11; --计数器 n signal xx:std_logic; --寄存x信号 接下页 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 n signal m:integer range 0 to 5; --计xx的脉冲数 n begin n process(clk) --对系统时钟进行q分频， n begin n if clk'event and clk='1' then xx<=x; n if start='0' then q<=0; --if语句完成q的循环计数 n elsif q=11 then q<=0; n else q<=q+1; n end if; n end if; n end process; 接下页 2007-2-12 第1页 EDA技术及CPLD/FPGA应用简明教程 清华大学出版社 --此进程完成ASK解调 n process(xx,q) n begin n if q=11 then m<=0; --m计数器清零 n elsif q=10 then n if m<=3 then y<='0 n else y<='1'; n end if; n elsif xx'event and xx='1'then m<=m+1; --计xx信号的脉冲个数 n end if; n end process; n end behav; 2007-2-12 第1页