上升沿触发的D触发器
设计
领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计
EDA实验
报告
软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载
书
姓名 学号 实验时间 课
题上升沿触发的D触发器的设计 名
称
实1.掌握采用VHDL语言设计常见时序逻辑电路的方法。 验2.进一步熟悉VHDL语言的常见语句。 目
的 3.理解时钟信号和使能信号在VHDL语言中的表述方法。
设
计1、设计一个带使能信号的上升沿触发的D触发器。 要2、其中EN=1时触发器正常工作。 求
设
D触发器的四个端口CLK,D,en,Q数据类型定义为STD_LOGIC,再根据各输入计
思输出的功能编写程序。使上升沿触发，en为控制端。 路
源程序:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DCHUFAQI IS
PORT (CLK,DCHUFAQI,en:IN STD_LOGIC;
Q :OUT STD_LOGIC);
END DCHUFAQI;
ARCHITECTURE B OF DCHUFAQI IS 设 SIGNAL Q1:STD_LOGIC; 计 BEGIN 源 PROCESS(CLK,Q1) 程 BEGIN 序 IF (CLK'EVENT AND CLK='1')THEN
IF(EN='1')THEN
Q1<=DCHUFAQI;
END IF;
END IF;
END PROCESS;
Q<=Q1;
END B;
仿
真
波
形
图
实
验
结
果
试给出带有使能端的JK触发器设计程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY jkchfq IS
PORT (clk,j,k,q,en :IN STD_LOGIC;
q*:OUT STD_LOGIC );
END;
ARCHITECTURE bhv OF jkchfq IS 问SIGNAL q1:STD_LOGIC; 题 BEGIN 讨 PROCESS(clk,q1) 论 BEGIN
IF (clk'EVENT AND clk='1')THEN
IF(en='1')THEN
THEN q*<=(j and notq)or(notk and q)
END IF;
END IF;
END PROCESS;
q<=q1;
END ARCHITECTURE bhv;
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分 日 期
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