专科数字逻辑复习试题库及答案

-.z.专科"数字逻辑"复习题库及答案一、选择题和二进制数(1100110111.001)等值的十六进制数学是()。A.337.2B.637.2C.1467.1D.c37.4是8421BCD码的是〔〕A.1010B.0101C.1100D.1111和二进制码1100对应的格雷码是〔〕A.0011B.1100C.1010D.0101和逻辑式相等的式子是()A.ABCB.1+BCC.AD.假设干个具有三态输出的电路输出端接到一点工作时，必须保证〔〕A.任何时候最多只能有一个电路处于三态，其余应处于工作态。B.任何时候最多只能有一个电路处于工作态，其余应处于三态。C.任何时候至少要有两个或三个以上电路处于工作态。D.以上说法都不正确。A+B+C++A=〔〕A.AB.C.1D.A+B+C以下等式不成立的是〔〕A.B.(A+B)(A+C)=A+BCC.AB+AC+BC=AB+BCD.A.ABCB.A+B+CC.D.欲对全班53个同学以二进制代码编码表示，最少需要二进制的位数是()A.5B.6C.10D.53一块数据选择器有三个地址输入端，则它的数据输入端应有〔〕。A.3B.6C.8D.1或非门构成的根本RS触发器，输入端SR的约束条件是〔〕A.SR=0B.SR=1C.D.在同步方式下，JK触发器的现态Qn=0，要使Qn+1=1，则应使〔〕。A.J=K=0B.J=0，K=1C.J=1，K=*D.J=0，K=*一个T触发器，在T=1时，来一个时钟脉冲后，则触发器()。A.保持原态B.置0C.置1D.翻转在CP作用下，欲使D触发器具有Qn+1=的功能，其D端应接〔〕A.1B.0C.D.一片四位二进制译码器，它的输出函数有〔〕A.1个B.8个C.10个D.16个比拟两个两位二进制数A=A1A0和B=B1B0，当A>B时输出F=1，则F的表达式是〔〕。A.B.C.D.一样计数模的异步计数器和同步计数器相比，一般情况下〔〕A.驱动方程简单B.使用触发器的个数少C.工作速度快D.以上说法都不对测得*逻辑门输入A、B和输出F的波形如以下图，则F(A，B)的表达式是〔〕A.F=ABB.F=A+BC.D.Moore和Mealy型时序电路的本质区别是〔〕A.没有输入变量B.当时的输出只和当时电路的状态有关，和当时的输入无关C.没有输出变量D.当时的输出只和当时的输入有关，和当时的电路状态无关n级触发器构成的环形计数器，其有效循环的状态数为〔〕A.n个B.2n个C.2n-1个D.2n个ROM电路由地址译码器和存储体构成，假设译码器有十个地址输入线，则最多可有〔〕个字。A.10B.102C.210D.10474LS160十进制计数器它含有的触发器的个数是〔〕A.1个B.2个C.4个D.6个组合型PLA是由〔〕构成A.与门阵列和或门阵列B.一个计数器C.一个或阵列D.一个存放器TTL与非门的多余脚悬空等效于()。A.１B.０C.ＶccD.Vee 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 一个8421码加1计数器，至少需要〔〕触发器A.3个B.4个C.6个D.10个以下哪一条不是消除竟争冒险的措施〔〕A.接入滤波电路B.利用触发器C.参加选通脉冲D.修改逻辑设计主从触发器的触发方式是〔〕A.CP=1B.CP上升沿C.CP下降沿D.分两次处理以下说法中，〔〕不是逻辑函数的表示 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 。A．真值表和逻辑表达式B．卡诺图和逻辑图C．波形图和状态图*触发器的特性所示〔触发器的输入用A、B……表示〕。请选择与具有一样功能的逻辑表达式是〔〕。A．B．C．ABQn+1说明00Qn保持010置0101置111翻转用ROM实现四位二进制码到四位循环码的转换，要求存储器的容量为〔〕。A．8B．16C．32D．64以下信号中，〔〕是数字信号。A．交流电压B.开关状态C.交通灯状态D.无线电载波余3码10001000对应2421码为〔〕A.01010101B.10000101C.10111011D.11101011假设逻辑函数，则F和G相与的结果为〔〕A.B.1C.D.0为实现D触发器转换为T触发器，图所示的虚线框应是〔〕A.或非门B.与非门C.异或门D.同或门完全确定原始状态表中的五个状态A、B、C、D、E，假设有等效对A和B，B和D，C和E，则最简状态表中只含〔〕个状态A.2B.3C.1D.4以下触发器中，没法约束条件的是〔〕A.时钟触发器B.根本触发器C.主从触发器D.边沿D触发器组合逻辑电路输出与输入的关系可用〔〕描述A.真值表B.状态表C.状态图D.逻辑表达式实现两个4位二进制数相乘的组合电路，其输入输出端个数应为〔〕A.4入4出B.8入8出C.8入4出D.8入5出组合逻辑电路中的险象是由于〔〕引起的A.电路未到达最简B.电路有多个输出C.电路中的时延D.逻辑门类型不同设计一个五位二进制码的奇偶位发生器，需要〔〕个异或门A.2B.3C.4D.5以下触发器中，〔〕不可作为同步时序逻辑电路的存储元件。A.根本R-S触发器B.D触发器C.J-K触发器D.T触发器构造一个模10同步计数器，需要〔〕触发器A.3个B.4个C.5个D.10个实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的〔〕A.状态数目更多B.状态数目更少C.触发器更多D.触发器一定更少同步时序电路设计中，状态编码采用相邻编码法的目的是〔〕A.减少电路中的触发器B.提高电路速度C.提高电路可靠性D.减少电路中的逻辑门脉冲异步时序逻辑电路的输入信号可以是〔〕A.模拟信号B.电平信号C.脉冲信号D.时钟脉冲信号电平异步时序逻辑电路不允许两个或两个以上输入信号〔〕A.同时为0B.同时为1C.同时改变D.同时出现脉冲异步时序逻辑电路中的存储元件可以采用〔〕A.时钟控制RS触发器B.D触发器C.根本RS触发器D.JK触发器八路数据选择器应有〔〕个选择控制器A.2B.3C.6D.8移位存放器T1194工作在并行数据输入方式时，MAMB取值为〔〕A.00B.01C.10D.11半导体存储器〔〕的容在掉电后会丧失A.MROMB.RAMC.EPROMD.E2PROMEPROM是指〔〕A.随机读写存储器B.只读存储器C.可擦可编程只读存储器D.电可擦可编程只读存储器用PLA进展逻辑设计时，应将逻辑函数表达式变换成〔〕A.异或表达式B.与非表达式C.最简"与—或〞表达式D. 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 "或—与〞表达式补码1.1000的真值为〔〕A.+1.1000B.-1.1000C以下哪个函数与逻辑函数F=A⊙B不等〔〕A.B.C.D.PROM、PLA、和PAL三种可编程器件中，〔〕是不能编程的A.PROM的或门阵列B.PAL的与门阵列C.PLA的与门阵列和或门阵列D.PROM的与门阵列以下中规模通用集成电路中，〔〕属于组合逻辑电路A.4位计数器T4193B.4位并行加法器T693C.4位存放器T1194D.4位数据选择器T580数字系统中，采用〔〕可以将减法运算转化为加法运算A.原码B.补码C.Gray码D.反码十进制数555的余3码为〔〕A.101101101B.1C.0D.0以下逻辑门中，〔〕不属于通用逻辑门A.与非门B.或非门C.或门D.与或非门n个变量构成的最小项mi和最大项Mi之间，满足关系〔〕A.B.C.D.参考答案如下：1-5ABCDB6-10CCCBC11-15ACDDD16-20CACBA21-25CCAAB26-30BDCCD31-35〔BC〕C〔AC〕DA36-40〔CD〕〔AD〕BCC41-45ABBD〔CD〕46-50C〔ABCD〕BDB51-55CCCAD56-60〔BD〕〔BD〕CC〔BC〕二、填空题(496)的8421码为0。补码只有(一)种零的表示形式。逻辑变量反映逻辑状态的变化，逻辑变量仅能取值("0”或"1〞)。如果A，B中只要有一个为1，则F为l；仅当A，B均为0时，F才为0。该逻辑关系可用式子(F=A+B)表示。在非逻辑中，假设A为０，则F为1；反之，(假设A为l，则F为0)。根本的逻辑关系有(与、或、非)三种。逻辑表达式是由(逻辑变量和"或〞、"与〞、"非〞3种运算符)所构成的式子。逻辑函数表达式有("积之和〞表达式与"和之积〞表达式)两种根本形式。假设一个函数完全由最小项所组成，则这种函数表达式称为(标准"积之和〞)表达式。3个变量最多可以组成(8)个最小项。n个变量的所有最大项的("积〞)恒等于0。在同一逻辑问题中，下标一样的最小项和最大项之间存在(互补)关系。求一个函数表达式的标准形式有两种方法，(一种是代数转换法，另一种是真值表转换法)。最简逻辑电路的标准是:(门数最少；门的输入端数最少；门的级数最少)。逻辑函数化简的三种方法，即(代数化简法、卡诺图化简法和列表化简法)。(N)个变量的卡诺图是一种由2的n次方个方格构成的图形。一个逻辑函数可由图形中假设干方格构成的区域来表示，并且这些方格与包含在函数中的各个(最小项)相对应。一只四输入端或非门，使其输出为1的输入变量取值组合有(1)种。逻辑函数化简的目的是(简化电路的构造，使系统的本钱下降。)。常见的化简方法有(代数法、卡诺图法和列表法)三种。F=A+BC的最小项为(m3,m4,m5,m6,m7)。代数化简法是运用(逻辑代数的公理和根本定理)对逻辑函数表达式进展化简。所谓逻辑上相邻的最小项是指这样两个乘积项，如果它们都包含(有n个变量，且这n个变量中仅有一个变量是不同的)，则称这两个乘积项是相邻的。化简多输出函数的关键是(通过反复试探和比拟充分利用各个输出函数间的公共项)。(代数化简法)和卡诺图化简法都可用来化简多输出函数。对于两输入的或非门而言，只有当为(A、B同时为0时)时输出为１。组合逻辑电路在任意时刻的稳定输出信号取决于〔　此时的输入　　　　〕。全加器是一种实现〔　计算一位二进制数和的电路　　〕功能的逻辑电路。半加器是指两个(同位二进制数)相加。组合逻辑电路由(门)电路组成。组合逻辑电路的设计过程与( 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 )过程相反。根据电路输出端是一个还是多个，通常将组合逻辑电路分为(单输出和多输出)两类。设计多输出组合逻辑电路，只有充分考虑(各函数共享)，才能使电路到达最简。组合逻辑电路中输出与输入之间的关系可以由(真值表、卡诺图、逻辑表达式等)来描述。我们一般将竞争分为：(临界竞争和非临界竞争)两种。函数有〔与或式或与式〕两种标准表达式。使为1的输入组合有〔7〕个。时序逻辑电路按其工作方式不同，又分为〔同步时序逻辑电路〕和〔异步时序逻辑电路〕。同步时序电路的一个重要组成局部是存储元件，它通常采用〔触发器〕构成。当R=1，S=1时，根本RS触发器的次态输出为〔保持〕。JK触发器的次态主要与〔J，K，CP〕因素有关。D触发器的次态主要与〔D，CP〕因素有关。仅具有清0和置1功能的触发器是〔D触发器〕。仅具有"保持"和"翻转"功能的触发器是〔T触发器〕。延迟元件可以是(专用的延迟元件)，也可以利用(带反应的组合电路本身的部延迟性能)。一般来说，时序逻辑电路中所需的触发器n与电路状态数N应满足如下关系式：〔2n>=N〕。由于数字电路的各种功能是通过(逻辑运算和逻辑判断)来实现的，所以数字电路又称为数字逻辑电路或者逻辑电路。二进制数1101.1011转换为八进制为(15.54)。十六进制数F6.A转换成八进制数为(64)。常见的机器数有：〔原码、反码和补码〕。三、判断题"0〞的补码只有一种形式。正确奇偶校验码不但能发现错误，而且能纠正错误。错误二进制数0.0011的反码为0.1100。错误逻辑代数中，假设A·B=A+B，则有A=B。正确根据反演规则，逻辑函数的反函数错误用卡诺图可判断出逻辑函数与逻辑函数互为反函数。正确假设函数F和函数G的卡诺图一样，则函数和函数相等。错误门电路带同类门数量的多少称为门的扇出数。正确三态门有三种输出状态〔即输出高电平、输出低电平和高阻状态〕，分别代表三种不同的逻辑值。错误触发器有两个稳定状态：称为"1”状态，称为"0〞状态。错误同一逻辑电路用正逻辑描述出的逻辑功能和用负逻辑描述出的逻辑功能应该一致。错误对时钟控制触发器而言，时钟脉冲确定触发器状态何时转换，输入信号确定触发器状态如何转换。正确采用主从式构造，或者增加维持阻塞功能，都可解决触发器的"空翻〞现象。正确设计包含无关条件的组合逻辑电路时，利用无关最小项的随意性有利于输出函数化简。正确对于多输出组合逻辑电路，仅将各单个输出函数化为最简表达式，不一定能使整体到达最简。正确组合逻辑电路中的竞争是由逻辑设计错误引起的。错误在组合逻辑电路中，由竞争产生的险象是一种瞬间的错误现象。正确同步时序逻辑电路中的存储元件可以是任意类型的触发器。错误等效状态和相容状态均具有传递性。错误最大等效类是指含状态数目最多的等效类。错误一个不完全确定原始状态表的各最大相容类之间可能存在一样状态。正确同步时序逻辑电路设计中，状态编码采用相邻编码法是为了消除电路中的竞争。错误同步时序逻辑电路中的无效状态是由于状态表没有到达最简导致的。错误如果一个时序逻辑电路中的存储元件受统一时钟信号控制，则属于同步时序逻辑电路。正确电平异步时序逻辑电路不允许两个或两个以上的输入同时为1。错误电平异步时序逻辑电路中各反应回路之间的竞争是由于状态编码引起的。错误并行加法器采用超前进位的目的是简化电路构造。错误进展逻辑设计时，采用PLD器件比采用通用逻辑器件更加灵活方便。正确采用串行加法器比采用并行加法器的运算速度快。错误四、简答题与普通代数相比逻辑代数有何特点？什么是逻辑图？试述由逻辑函数画出逻辑图的方法？逻辑函数式、真值表和逻辑图三者之间有什么关系？代数法化简主要有哪些步骤？卡诺图在构造上有何特点？函数的逻辑表达式怎样得到它的卡诺图？组合逻辑在构造上有何特点？在数字电路中为什么要采用二进制？它有何特点？机器数与真值有何区别"在进展逻辑设计和分析时我们怎样对待无关项？什么叫最小项和最大项"为什么把逻辑函数的"最小项之和〞表达式及"最大项之积〞表达式称为逻辑函数表达式的标准形式"用代数化简法化简逻辑函数与用卡诺图化简逻辑函数各有何优缺点"用"或非"门实现逻辑函数的步骤主要有哪些？为什么要进展组合逻辑电路的分析？与组合电路相比，时序电路有何特点？什么叫最大相容类"简述触发器的根本性质。为什么同步时序电路没有分为脉冲型同步时序电路和电平型同步时序电路？异步时序逻辑电路与同步时序逻辑电路有哪些主要区别"设[*]补=*0.*1*2*3写出以下提问的条件：=1\*GB2⑴假设使*>1/8，问*0，*1，*2，*3应满足什么条件？=2\*GB2⑵假设使1/8<*<1/2，问*0，*1，*2，*3应满足什么条件？=3\*GB2⑶假设使*<-1/2，问*0，*1，*2，*3应满足什么条件？五、计算题将以下逻辑函数化简成最简与或表达式。〔1〕〔2〕用一片3入8出译码器和必要的逻辑门实现以下逻辑函数：试用T4193四位二进制同步可逆计算器构造如以下图所示的模14的加法计数器。0010→0011→0100→0101→0110→0111→1000↑↓1111←1110←1101←1100←1011←1010←1001分析图中时序逻辑电路，要求：(1)指出该电路是同步还是异步时序逻辑电路？属于Mealy模型还是Moore模型？(2)作出状态表(3)说明电路逻辑功能输入变量中无反变量时，用与非门实现以下逻辑函数F〔A，B，C，D〕=∑m〔2，3，5，6〕分析以下图给定的组合逻辑电路，写出输出P1，P2，P3，P4的逻辑表达式，并写出输出F的逻辑表达式。P2&AC&ABP1F≥1&P3B&P4C由与非门构成的*议案表决电路如以下图所示，其中A、B、C、D表示四个人，同意时用1表示，Z为1时表示议案通过。〔1〕分析电路，列出真值表，说明议案通过情况共有几种；〔2〕分析A、B、C、D中谁权力最大。根本RS触发器逻辑图如下，试填其功能表。＆＆SR用卡诺图化简下面函数求出它的最简与或表达式。以下图中设初态，试分析该电路。设计一个组合电路，用来判断输入的四位8421BCD码A，B，C，D当其值大于或等于5时，输出为1，反之输出为0。用代数法证明等式试用T触发器和门电路构成时钟控制触发器。设计一个组合逻辑电路，该电路输入端接收两个两位无符号二进制数和，当时，输出F为1，否则F为0。试用适宜的逻辑门构造出最简电路。"数字逻辑"复习题库参考答案四、简答题逻辑代数与普通代数相似子处在于它们都是用字母表示变量，用代数式描述客观事物间的关系，但不同之处是逻辑代数是描述客观事物间的逻辑关系，逻辑函数表达式中的逻辑变量的取值和逻辑函数值都只有两个值，即0、1。这两个值不具有数量大小的意义，仅表示客观事物的两种相反的状态。2．用逻辑门电路实现的逻辑函数关系。化简变换用门电路实现33．可以互相转换4．用代数转换法求一个函数"最小项之和〞的形式，一般分为两步。第一步：将函数表达式变换成一般"与—或〞表达式。第二步：反复使用将表达式中所有非最小项的"与项〞扩展成最小项。5．(1)n个变量的卡诺图由2的n次方个小方格组成，每个小方格代表一个最小项；(2)卡诺图上处在相邻、相对、相重位置的小方格所代表的最小项为相邻最小项。6．如果逻辑函数表达式是最小项之和的形式，则只要在卡诺图上找出那些同给定逻辑函数包含的最小项相对应的小方格，并标以1，剩余小方格标以0，就得到该函数的卡诺图。7．电路由门电路过程，不含记忆元件；输入信号是单项传输的电路中不含反应回路。8．二进制的特点    ①二进制数只有0和l两个数码，任何具有两个不同稳定状态的元件都可用来表示1位二进制数。    ②二进制运算规则简单。    ③二进制数的数码0和l，可与逻辑代数中逻辑变量的"假"和"真"对应起来。也就是说，可用一个逻辑变量来表示一个二进制数码。这样，在逻辑运算中可以使用逻辑代数这一数学工具。9．机器数其符号与数值一起二进制代码化。10.由于无关最小项对应的输入变量取值组合根本不会出现，或者尽管可能出现，但相应的函数值是什么无关紧要。所以，在变量的这些取值下，函数可以任意取值0或l。11．最小项是一种特殊的乘积项。设有一个n变量的逻辑函数，在n个变量组成的乘积项("与〞项)中每一个变量或以原变量或以反变量的形式出现一次，且仅出现一次，这个乘积项称，为n个变量的最小项。最大项是一种特殊的和项。没有一个n变量的逻辑函数，在n个变量组成的和项("或项)中，每一个变量或以原变量或以反变量的形式出现一次，且仅出现一次，这个和项称为n个变量的最大项。表示形式是唯一的。12．卡诺图法直观但不适合变量多的函数化简。13.用"或非"门实现逻辑函数的步骤为：第一步：求出函数的最简"或-与"表达式；第二步：将最简"或-与"表达式变换成"或非-或非"表达式；第三步：画出逻辑电路图。14.需要推敲逻辑电路的设计思想，或者要更换逻辑电路的*些组件，或者要评价它的技术经济指标。这样，就要求我们对给定的逻辑电路进展分析。15.结论：与组合电路相比，时序电路的输出不仅与此时输入信号有关，还与电路原来的状态有关。电路中具有存储文件。16.假设一个相容类不是任何其它相容类的子集时，则该相容类称为最大相容类。17.触发器具有以下两个根本性质：①触发器有两个稳定的工作状态，一个是"1"状态，另一个是"0"状态。当无外界信号作用时，触发器维持原来的稳定状态，并能长期保持下去；②在一定的外界信号作用下，触发器可以从一个稳定状态翻转为另一个稳定状态，而且在外界信号消失后，仍能保持更新后的状态。18.在同步时序电路中，输入信号虽然有脉冲和电子两种形式，但是在同步时钟信号的前沿或后沿控制下它们作用于电路后引起电路状态的变化都是一样的19．假设鼓励状态与二次状态不一样，则电路处于非稳定状态。20.因为[*]补=*0.*1*2*3，要*>0时，必须*0=0，此时由于*=(1/2)*1+(1/4)*2+(1/8)*2，故：1.要*>1/8时，*0，*1，*2，*3应满足:*0=0,且=1,即*1，*2至少有一个为1;2.要1/8<*<1/2，*0，*1，*2，*3应满足:*0﹒*1=0，且*2﹒*3=1;3.要*<0时，必须*0=1，注意到负数补码的数值位是原码取反加1，故可得：要使*<-1/2，*0，*1，*2，*3应满足：*0﹒*1=1，且*2+*3=1;五、计算题1．(1)(2)2．解：逻辑电路如下：&≥●●●●"1〞CPCPUCPDABCDLDQCBQCCCrQAQBQCQDT4193初始状态Q0Q1Q2Q33．解：10004．解：〔1〕该电路是一个Mealy型脉冲异步时序逻辑电路〔2〕该电路的状态表如下所示：现态Q2Q1状态/输出Z*=10001/00111/01010/01100/1〔3〕该电路是一个三进制计数器，电路中有一个多余状态10，且存在"挂起〞现象5．解，通过卡诺图化简，得到给定函数的最简"与或〞表达式合并上式中头部一样的"与〞项，得到表达式：选择替代尾部因子，得到表达式：用与非门实现该函数表达式的逻辑电路图如下：6．解：根据图可知，P1，P2，P3，P4的逻辑函数表达式如下所以输出F的逻辑表达式为：7．解：(1)真值表如下：ABCDF00000000100010000110010000101001100011111000010011101011011111000110111110111111通过的 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 有7种。(2)A的权力最大。8.解：功能表如下。RSQ00不确定01010111保持不变9.10.十进制计数器〔异步清零〕11.Y＝A＋BC＋BD12.证明：===13.解：拟用鼓励表联立法求转换函数。将T触发器和时钟控制器触发器的鼓励表联立得表一，从表一中导出函数的真值表，即可出于是，用T触发器和门电路构造的时钟控制触发器电路如下：QQ〔n+1〕TRS0000110010110111101110111000101114.解：思路：先用真值表描述电路输出和输入之间的逻辑关系，然后写出输出函数表达式，经化简后选择适宜的逻辑门并画出逻辑电路图。〔1〕列出真值表并写出输出函数表达式：A1A0B1B0F00001000100010000110010000101101100011101000010010101011011011000110101110011111由真值表可写出输出函数的标准与或表达式为：〔2〕对函数化成最简或与式，则：〔3〕根据所得到的最简式做电路图：F