Altium Designer原理图与PCB设计第10章信号完整性分析

第10章信号完整性分析10.1信号完整性分析基础10.2AltiumDesigner信号完整性分析工具简介10.3信号完整性分析规则10.4设定元件的信号完整性模型10.5信号完整性分析器设置10.6信号完整性分析示例10.1信号完整性分析基础所谓信号完整性，就是指一个信号通过信号线或者电路传输后仍能保持信号特性完整。在一个电路中，信号能够以正确的时序、要求的持续时间和电压幅度进行传送，并到达输出端，则说明这个电路具有良好的信号完整性。在高速数字电路中，由于时钟频率、数据速率等参数的提高，在PCB的设计过程中，其设计重点将与低速电路设计时完全不同，不再仅仅是元器件的合理放置与导线的正确连接。SI（SignalIntegrity，信号完整性）、PI（PowerIntegrity，电源完整性）和EMI（ElectromagneticIntegrity，电磁完整性）是高速数字系统设计需要解决的3个重要问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 。高速数字系统设计必须同时保证SI、PI和EMI这3个完整性。而对于一个刚刚进入高速数字电路设计领域的工程技术人员而言，高速数字电路设计所涉及到的信号完整性（SI，SignalIntegrity）、电源完整性（PI，PowerIntegrity）、电磁完整性（EMI）的内容和问题实在太多，需要面对复杂的理论推导、建模和仿真分析，以及名目繁多的高速现象，大量的、甚至矛盾的 经验 班主任工作经验交流宣传工作经验交流材料优秀班主任经验交流小学课改经验典型材料房地产总经理管理经验 法则和设计原则。一些软件如HSPICE、U1traCAD、HyperLynx、ADS等，提供的信号完整性分析功能可以有效的帮助设计者解决这方面的问题。AltiumDesigner15系统可以提供具有较强功能的信号完整性分析器，以及实用的SI专用工具，能够在软件上模拟出整个电路板各个网络的工作情况，同时还提供了多种补偿方案，帮助设计者优化自己的设计。10.1.1上升时间与带宽（频宽）1.上升时间脉冲上升沿是指信号由10%上升到最大幅度的90%时所需要的时间，称为上升时间，用tr 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示。图10.1.1非理想的脉冲（数字）信号波形2.带宽（频宽）对于高速数字电路，决定其所需之带宽（频宽）的是时钟脉冲信号上升时间tr，而不是时钟脉冲信号的频率。对于频率相同的时钟信号，如果它们的上升时间tr不同，所需电路的带宽（频宽）也是不同的[24]。带宽（频宽）与信号的上升时间tr有关。一个有价值的经验法则，信号的带宽（频宽）与上升时间tr的关系[51]可以用下式表示：BW=（0.3~0.35）/tr（10.1.1）式中，BW=信号的带宽（频宽）。10.1.2传播速度与 材料 关于××同志的政审材料调查表环保先进个人材料国家普通话测试材料农民专业合作社注销四查四问剖析材料 的介电常数之间的关系在高速数字电路设计中，信号的传输延迟（TransmissionDelay）是一个无法完全避免的问题。信号延迟是由驱动过载、走线过长的传输线效应引起的，传输线上的等效电容、电感会对信号的数字切换产生延时，影响集成电路的建立时间和保持时间。集成电路只能按照规定的时序来接收数据，信号延时过长时会导致集成电路无法正确判断数据，则电路将工作不正常甚至完全不能工作。信号的传播速度Vp与材料的介电常数εr之间的关系如下所示：（10.1.3）式中：C为光速（3×108m/s）；εr为材料的介电常数。10.1.3反射1.反射的产生反射（Reflection）就是传输线上的回波，信号功率的一部分经传输线传给负载，另一部分则向源端反射。信号沿传输线传播时，如果阻抗匹配（源端阻抗、传输线阻抗与负载阻抗相等），则反射不会发生。反之，若负载阻抗与传输线阻抗失配就会导致接收端的反射。如图10.1.2所示，如果信号沿互连线传播时所受到的瞬态阻抗发生变化（阻抗突变），则一部分信号将被反射，另一部分发生失真并继续传播下去。图10.1.2信号在阻抗突变处发生反射反射的信号量由瞬态阻抗的变化量决定。如果第一个区域的瞬态阻抗Z1，第二个区域的是Z2，则反射信号与入射信号的幅值之比[24]为：（10.1.4）式中：Vreflected表示反射电压，Vincident表示入射电压，Z1表示信号最初所在区域的瞬态阻抗，Z2表示信号进入区域2时的瞬态阻抗，Г表示反射系数。2.利用“终端匹配（端接匹配）”的方法改善反射现象“终端匹配”的目的旨在提供一个完全阻抗匹配的传输线环境以及保持电位的稳定。在PCB的设计阶段，利用“终端匹配”，可以有效的抑制反射现象。常见的“终端匹配”结构形式有：串联终端（端接）并联终端（端接）戴维南终端（端接）交流终端（端接）二极管终端（端接）10.1.4串扰串扰（Crosstalk）是没有电气连接的信号线之间的感应电压和感应电流所导致的电磁耦合。“串扰”主要是源自两相邻导体之间所形成的互感与互容。串扰会随着印刷电路板的导线布局密度增加而越显严重，尤其是长距离总线的布局，更容易发生串扰的现象。这种现象是经由互容与互感将能量由一个传输线耦合到相邻的传输线上，依发生位置的不同可以区分成“近端串扰”和“远端串扰”。1．互阻抗模型PCB上两根走线之间的互阻抗模型如图10.1.3所示。图10.1.3PCB上两根走线之间的互阻抗模型2.电容耦合产生的串扰（容性串扰）所有两相邻导线之间都存在电容。当在一条线（攻击线或主动线）加上一个脉冲信号（vs）时，脉冲信号会通过电容Cm向另一条线（受害线或被动线）耦合一个窄脉冲。也就是两相邻导线之间的电容Cm允许位移电流穿过导线之间的间隙注入到受害线上。由于在受害线上前向阻抗与后向阻抗相等，电流将被等分并分别向前与向后沿线传播。3.电感耦合产生的串扰（感性串扰）所有两相邻导线之间都存在互感。当攻击线上的电流发生变化时，在受害线上将产生串扰电压。容性串扰是把攻击线上的电流注入到受害线，受害线中的净电流为零。与容性串扰相反，感性串扰中的攻击线在受害线沿线激励出电流，导致前向与后向串扰的极性不同。4.减小PCB上串扰的一些措施由于实际设计中各种因素的影响，串扰是一个非常普遍的现象。串扰不能消除，只能减小。特别需要注意的是，所有减小串扰的措施都可能带来负面影响。减小串扰的措施基本上都会对系统的布线效率产生不利影响。因此，在控制串扰的同时，还必须注意减小这些负面影响[14-25]。在PCB上减小串扰的一些措施见教材。10.1.5同时开关噪声（SSN）1.同时开关噪声（SSN）的成因一个FPGA和PCB包含有封装和接插件的寄生电感的示意图[52]如图10.1.5所示。一个快速变化的电流在器件封装的电源和地引脚上的寄生电感上会产生一个有害电压dV=，这对一个高速数字系统来说将会产生严重的问题。同时开关噪声（SSN）是指数字系统中由多个电路同时开关引起的电流快速变化而产生的噪声，又称为同时开关输出（SSO）噪声、∆I噪声[25,53]。SSN密切依赖于数字系统中电路的物理几何结构，量化SSN是非常困难的。SSN产生的噪声电压∆VSSN正比于同时开关的驱动器数目N、回路的总电感Ltotal和电流的变化率di/dt，如下公式所示：（10.1.5）从公式（10.1.5）可见，同时开关的驱动器的数目N越大，SSN就越严重2.降低SSN的一些措施[25,53]降低电感L或电流的变化率di/dt是减小轨道塌陷的有效方法。降低di/dt，当对最大时钟频率有要求时，此方法不可行。降低SSN的一些措施见教材。10.1.6PDN与SI、PI和EMI1.PDN是SI、PI和EMI的公共基础互连SI（SignalIntegrity，信号完整性）、PI（PowerIntegrity，电源完整性）和EMI（ElectromagneticIntegrity，电磁完整性）是高速数字系统设计需要解决的3个重要问题。高速数字系统设计必须同时保证SI、PI和EMI这3个完整性。SI（SignalIntegrity，信号完整性）需要解决的主要问题是高速信号互连的设计，SI用来保证数字电路的正常工作和芯片或系统间的正常通信。PI（PowerIntegrity，电源完整性）需要解决的问题不仅仅是一个功率传输，PI用来保证高速数字系统拥有可靠的系统供电和良好的噪声抑制，PI直接影响和制约SI和EMI（ElectromagneticIntegrity，电磁完整性）。EMI特指高速数字系统电路级互连的电磁兼容（EMC）品质，EMI保证PCB板级电路系统不干扰其他系统或者被其他系统所干扰。SI、PI和EMI设计紧密关联，而PDN（PowerDistributionNetwork，电源分配网络）是SI、PI和EMI的公共基础互连，相互关系[22,25]如图10.1.6所示。而SI、PI和EMI协同设计是高速数字系统设计的唯一有效途径。图10.1.6SI、PI和EMI与PDN的相互关系2.优良的PDN设计是SI、PI和EMI的基本保证SI问题主要是高速信号互连的设计问题，优良的SI设计建立在优良的PDN设计基础之上[4,33]。PDN的设计严重影响SI原因有：一是所有的收发器都是由PDN供电的，PDN为这些器件提供了参考电压。供电电压的波动将会严重影响收发器的时序，例如引起驱动器信号的上升边沿改变、接收器参考电位的漂移等问题；二是电源／地平面构成了所有信号的返回路径，其设计的好坏直接影响高速信号传输的质量。3.PDN的拓扑结构PDN的拓扑结构如图10.1.7所示，主要包括DC-DC稳压器（VRM）、去耦电容器（包括体电容器（大容量电容器）、表贴（SMT）电容器和嵌入式电容（板电容器））、PCB电源／地平面、IC封装内电源／地平面、IC芯片内电源分配网络等。图10.1.7PDN的拓扑结构10.1.7EMI噪声与控制在高速数字电路中存在着EMI（ElectromagneticInterference，电磁干扰）。EMI的发生需要三个条件或要素：①源（EMI发生器，噪声源），发射（产生）噪声的源。②受扰者（EMI接收器），接受噪声影响的设备（或者电路、器件）。③连接源和受扰者的耦合通道（EMI的传播路径），即产生的EMI到达EMI接收器的路径。抑制EMI噪声（降噪）的基本原理是对传导噪声使用EMI滤波器，以及对辐射噪声进行屏蔽。如图10.1.8所示，为抑制不同EMI传播路径的EMI噪声，采用了不同的降噪技术（措施）[27,54]。①传导形式，②辐射形式，③传导-辐射形式，④辐射-传导形式图10.1.8抑制EMI噪声（降噪）的基本原理10.1.8利用PCB分层堆叠设计抑制EMI辐射解决PCB的EMI问题的办法很多，可以利用EMI抑制涂层、选用合适的EMI抑制元器件和EMI仿真设计等现代的EMI抑制方法，也可以利用PCB分层堆叠设计技巧控制EMI辐射[55]。1.抑制共模EMI2.设计多电源层抑制EMI10.1.9高速数字电路的差模辐射与控制1.印刷电路板（PCB）的差模辐射如图10.1.9所示，差模辐射是由电路中传送电流的导线所形成的环路产生的，这些环路相当于可产生磁场辐射的小型天线。尽管电流环路是电路正常工作所必需的，但为了限制差模辐射发射，必须在设计过程中对环路的尺寸与面积进行控制。图10.1.9印刷电路板（PCB）的差模辐射2.不超过 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 发射限值水平的最大环路面积在设计高速数字系统时，控制差模辐射的有效方法之一是使电流所包围的环路面积最小化。利用公式（10.1.6）解环路面积A，可以得到不超过标准发射限值水平的最大环路面积（10.1.7）式中：E表示的辐射限值，单位为mV/m；r表示环路与测量天线之间的距离单位为m；f表示电流信号频率单位为MHz；I表示电流单位为mA；A表示环路面积单位为cm2。3．减少电流回路面积减少电流回路面积常用的方法见教材。4.减少环路电流减少环路电流的方法见教材。10.1.10高速数字电路的共模辐射与控制1.共模辐射模型共模辐射是由数字逻辑电路系统中的接地系统的电压降（接地噪声电压）产生的。“地弹”可以产生这个接地噪声电压un，任何两个装置接线间因接地不良所形成的地端回路电流也会产生接地噪声电压un。这种电压降使系统的某些部件与“真正”的地之间形成一个共模电位差，使得电路的接地电位不再是零电位，如图10.1.11所示。这个电位差的能量可以直接经由PCB的I/O带状电缆或者是经由空中传送出去。图10.1.11接地噪声电压un使得PCB的接地层不再是零电位2.共模辐射的控制共模辐射的控制方法见教材。10.2AltiumDesigner信号完整性分析工具简介AltiumDesigner15系统包含有一个高级信号完整性分析工具，能分析PCB设计并检查设计参数，测试过冲、下冲、线路阻抗和信号斜率。如果在所设计的PCB上存在信号完整性问题，即可利用PCB进行反射或串扰分析，以确定问题所在。AltiumDesigner15系统的信号完整性分析工具和PCB设计过程是无缝连接的，该分析工具提供了极其精确的板级分析。能检查整板的串扰、过冲、下冲、上升时间、下降时间和线路阻抗等问题。在PCB制造前，用最小的代价来解决高速数字电路设计带来的问题和EMC/EMI（电磁兼容性/电磁抗干扰）等问题。AltiumDesigner15系统的信号完整性分析工具的特性如下：·设置简单，可以像在PCB编辑器中定义设计规则一样定义设计参数。·通过运行DRC，可以快速定位不符合设计需求的网络。·无需特殊的经验，可以从PCB中直接进行信号完整性分析。·提供快速的反射和串扰分析。·利用I/O缓冲器宏模型，无需额外的SPICE或模拟仿真知识。·信号完整性分析的结果采用示波器形式显示。·采用成熟的传输线特性计算和并发仿真算法。·用电阻和电容参数值对不同的终止策略进行假设分析，并可对逻辑块进行快速替换。·提供IC模型库，包括校验模型。·宏模型逼近使得仿真更快、更精确。·自动模型连接。·支持I/O缓冲器模型的IBIS2工业标准子集。·利用信号完整性宏模型可以快速地自定义模型。10.3信号完整性分析规则参数设置10.3.1选择“SignalIntegrity”规则在AltiumDesigner15系统的PCB编辑环境中，执行“设计”→“规则”菜单命令，系统将弹出“PCB规则及约束编辑器”对话框，如图10.3.1所示。在“PCB规则及约束编辑器”对话框中，列出了AltiumDesigner15系统所能够提供的设计规则，但是这仅仅是列出可以使用的规则，要想在DRC校验时真正使用这些规则，还需要在第一次使用时，把该规则作为新规则添加到实际使用的规则库中。图10.3.1“PCB规则及约束编辑器”对话框在右键快捷菜单中执行“ExportRules（输出规则）”命令，可以把选中的规则从实际使用的规则库中导出。在右键快捷菜单中执行“ImportRules（输入规则）”命令，系统弹出“选择设计规则类型”对话框如图10.3.2所示，可以从设计规则库中导入所需的规则。在右键快捷菜单中执行“报告”命令，则可以为该规则建立相应的报告文件，并可以打印输出。图10.3.2“选择设计规则类型”对话框10.3.2“SignalStimulus（激励信号）”规则在“SignalIntegrity”上单击鼠标右键，系统弹出右键快捷菜单。选择“NewRule”项，生成“SignalStimulus（激励信号）”规则选项，单击该规则，则出现如图10.3.3所示的激励信号设置对话框，可以在该对话框中设置激励信号的各项参数。图10.3.3“SignalStimulus（激励信号）”规则参数设置对话框10.3.3“Overshoot-FallingEdge（信号过冲的下降沿）”规则信号过冲的下降沿定义了信号下降边沿允许的最大过冲位，也即信号下降沿上低于信号基值的最大阻尼振荡，系统默认单位是伏特，如图10.3.4所示。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。图10.3.4“Overshoot-FallingEdge”参数设置10.3.4“Overshoot-RisingEdge（信号过冲的上升沿）”规则信号过冲的上升沿与信号过冲的下降沿是相对应的，它定义了信号上升边沿允许的最大过冲值，以及信号上升沿上高于信号上位值的最大阻尼振荡，系统默认单位是伏特，如图10.3.5所示。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。图10.3.5“Overshoot-RisingEdge”参数设置10.3.5“Undershoot-FallingEdge（信号下冲的下降沿）”规则信号下冲与信号过冲略有区别。信号下冲的下降沿定义了信号下降边沿允许的最大下冲值，以及信号下降沿上高于信号基值的阻尼振荡，系统默认单位是伏特，如图10.3.6所示。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。图10.3.6“Undershoot-FallingEdge”参数设置10.3.6“Undershoot-RisingEdge（信号下冲的上升沿）”规则信号下冲的上升沿与信号下冲的下降沿是相对应的，它定义了信号上升边沿允许的最大下冲值，以及信号上升沿上低于信号上位值的阻尼振荡，系统默认单位是伏特，如图10.3.7所示。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。图10.3.7“Undershoot-RisingEdge”参数设置10.3.7“Impedance（阻抗约束）”规则“Impedance（阻抗约束）”用来定义电路板上所允许的电阻的最大和最小值。阻抗与导体的几何外观和电导率、导体外的绝缘层材料、在电路板的几何物理分布形状等相关。绝缘层材料包括板的基本材料、多层间的绝缘层以及焊接材料等。单击“Impedance（阻抗约束）”规则，在弹出的对话框中可以设置电阻的最大和最小值，系统默认单位是欧姆。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。10.3.8“SignalTopValue（信号高电平）”规则信号高电平定义了线路上信号在高电平状态下所允许的最小稳定电压值，是信号上位值的最小电压，系统默认单位是伏特，如图10.3.8所示。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。图10.3.8“SignalTopValue”参数设置10.3.9“SignalBaseValue（信号基值）”规则信号基值与信号高电平是相对应的，它定义了线路上信号在低电平状态下所允许的最大稳定电压值，是信号的最大基值，系统默认单位是伏特，如图10.3.9所示。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。图10.3.9“SignalBaseValue”参数设置10.3.10“FlightTime-RisingEdge（上升沿的上升时间）”规则上升沿的上升时间是信号上升边沿到达信号设定值的50％时所需的时间，系统默认单位是秒，如图10.3.10所示。规则可以设定信号上升边沿允许的最大上行时间。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。图10.3.10“FlightTime-RisingEdge”参数设置10.3.11“FlightTime-FallingEdge（下降沿的下降时间）”规则下降沿的下降时间是相互连接的结构的输入信号延迟，它是实际的输入电压到门限电压之间的时间，小于这个时间将驱动一个基准负载，该负载直接与输出相连接。下降沿的下降时间是指信号下降边沿到达信号设定值的50％时所需的时间，系统默认单位是秒，如图10.3.11所示。规则可以设定信号下降边沿允许的最大下降时间。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。图10.3.11“FlightTime-FallingEdge”参数设置10.3.12“Slope-RisingEdge（上升沿斜率）”规则上升沿斜率定义了信号从门限电压上升到一个有效的高电平时所允许的最大时间，系统默认单位是秒，如图10.3.12所示。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。图10.3.12“Slope-RisingEdge”参数设置10.3.13“Slope-FallingEdge（下降沿斜率）”规则下降沿斜率与上升沿斜率是相对应的，它定义了信号从门限电压下降到一个有效的低电平时所允许的最大时间，系统默认单位是秒，如图10.3.13所示。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。图10.3.13“Slope-FallingEdge”参数设置10.3.14“SupplyNets（电源网络）”规则信号完整性分析器需要了解电源网络标号的名称和电压位。电源网络定义了电路板上的电源网络标号。单击“SupplyNets（电源网络）”，在弹出的对话框中可以设置电压值。“WhereTheFirstObjectMatches（优先匹配对象的位置）”参数设置，参考“SignalStimulus（激励信号）”规则参数设置。在设置好完整性分析的各项规则后，在工程文件中，打开某个PCB设计文件，系统即可根据信号完整性的规则设置进行PCB印制电路板的板级信号完整性分析。10.4设定元件的信号完整性模型利用AltiumDesigner15系统进行信号完整性分析，需要建立在SignalIntegrity模型（简称SI模型）基础之上。与元器件的封装模型和仿真模型一样，SI模型也是元器件的一种表现形式。很多元器件的SI模型与相应的原理图符号、封装模型、仿真模型一起，被系统存放在集成库文件中。与设定仿真模型类似，在进行信号完整性分析时，也需要对元器件的SI模型进行设定。元器件的SI模型可以在信号完整性分析之前设定，也可以在信号完整性分析的过程中进行设定。10.4.1在信号完整性分析之前设定元器件的SI模型1.无源元件的SI模型设定（1）在电路原理图中，双击所放置的某一无源元器件，打开相应的元件属性对话框。例如，这里打开前面章节的“单片机流水灯.SchDoc”原理图文件，双击一个电阻。（2）单击元件属性对话框下方的“Add...”按钮，在系统弹出的模型添加对话框中，选择“SignalIntegrity（信号完整性）”，如图10.4.1所示。图10.4.1模型添加对话框（3）单击“确定”按钮后，系统弹出如图10.4.2所示的“SignalIntegrityModel（信号完整性模型）”设定对话框。在该设定框中，只需要在“Type（类型）”文本框中选中相应的类型，然后在下面的“Value（值）”文本框中输入适当的数值即可。若在“Model（模型）”栏的类型中，元件的“SignalIntegrity（信号完整性）”模型已经存在，则双击后，系统同样弹出如图10.4.2所示的对话框。（4）单击“OK”按钮，即可完成该无源器件的SI模型设定。图10.4.2“SignalIntegrityModel”设定对话框2.新建引脚模型对于IC类的元器件，其SI模型的设定同样是在信号完整性模型设定框中完成的。一般说来，只需要设定其技术特性就够了，如CMOS、TTL等。但是在一些特殊的应用中，为了更为准确地描述引脚的电气特性，还需要进行一些额外的设定。在信号完整性模型设定框的“PinModels”部分，列出了元器件的所有引脚，在这些引脚中，电源性质的引脚是不可编辑的。而对于其他引脚，则可以直接用后面的下拉列表框完成简单功能的编辑。例如，在图10.4.3中，将某一IC类元器件的某一输入引脚的技术特性，即工艺类型设定为“AS（AdvancedSchottkyLogic，高级肖特基晶体管逻辑）”。图10.4.3IC元器件的引脚编辑为了简化设定SI模型的操作，以及保证输入的正确性，对于IC类元器件，一些公司提供了现成的引脚模型供用户选择使用，即IBIS(Input/OutputBufferInformationSpecification，输入输出缓冲器信息规范）文件，扩展名为“.ibs”。使用IBIS文件的方法很简单，在IC类元器件的信号完整性模型设定框中，单击“ImportIBIS”按钮，打开已下载的IBIS文件就可以了。3.同步更新对元件的SI模型设定之后，执行“设计”→“UpdatePCBDocument（更新PCB文件）”命令，即可完成相应PCB文件的同步更新。10.4.2在信号完整性分析过程中设定元件的SI模型（1）打开一个要进行信号完整性分析的项目。例如，这里打开一个简单的设计项目“PCB_Project3.PrjPCB”，打开“PCB1.PcbDoc”如图10.4.5所示。图10.4.5打开的项目文件（2）执行“工具”→“SignalIntegrity（信号完整性）”菜单命令后，系统开始运行信号完整性分析器，弹出如图10.4.6所示的“SignalIntegrity（信号完整性）”分析器，其具体设置在“10.5信号完整性分析器设置”章节中介绍。图10.4.6“SignalIntegrity（信号完整性）”分析器（3）单击对话框下面的“ModelAssignments...”按钮后，系统会打开SI模型参数设定对话框，显示所有元件的SI模型设定情况，供设计者参考或修改，如图10.4.7所示。图10.4.7元件的SI模型设定对话框10.5信号完整性分析器设置信号完整性分析器是进行信号完整性分析的一种重要工具。AltiumDesigner15提供了一个高级的信号完整性分析器，能精确地模拟分析已布好线的PCB，可以测试网络阻抗、下冲、过冲、信号斜率等。进行信号完整性分析，可以分为两步进行。首先对所有可能需要进行分析的网络进行一次初步的分析，从中可以了解到哪些网络的信号完整性最差；第二步是筛选出一些信号进行进一步的分析。这些操作都可以在AltiumDesigner15系统提供的信号完整性分析器中完成。打开某一项目的某一PCB文件，执行“工具”→“SignalIntegrity（信号完整性）”菜单命令，系统开始运行信号完整性分析器。信号完整性分析器的界面如图10.4.6所示。图10.4.6“SignalIntegrity（信号完整性）”分析器1.“Net（网络）”栏“Net（网络）”栏中列出了PCB文件中所有可能需要进行分析的网络。在分析之前，可以选中需要进一步分析的网络，单击“>”按钮添加到右边的“Net”栏中。2.“Status（状态）”栏“Status（状态）”栏用来显示相应网络进行信号完整性分析后的状态，有3种可能。·“Passed”：表示通过，没有问题。·“Notanalyzed”：表明由于某种原因导致对该信号的分析无法进行。·“Failed”：分析失败。3.“Designator（标识符）”栏“Designator（标识符）”栏显示“Net（网络）”栏中所选中网络的连接元件引脚及信号的方向。4．“Termination（终端补偿）”栏在AltiumDesigner15中，对PCB板进行信号完整性分析时，还需要对线路上的信号进行终端补偿的测试，目的是测试传输线中信号的反射与串扰，以便使PCB印制板中的线路信号达到最优。在“Termination”栏中，系统提供了8种信号终端补偿方式（端接方式），相应的图示则显示在下面的图示栏中。5.“PerformSweep（执行扫描）”选项如果选中该选项，则信号分析时会按照用户所设置的参数范围，对整个系统信号完整性进行扫描，类似于电原理图仿真中的参数扫描方式。扫描步数可以在后面进行设置，一般应选中该选项，扫描步数采用系统默认值即可。6.“Menu（菜单）”按钮单击该按钮，则系统会弹出如图10.5.9所示的菜单命令。图10.5.9菜单命令10.6信号完整性分析示例10.6.1PCB信号完整性分析示例下面以系统提供的“SL1XilinxSpartan-IIEPQ208Rev1.01”电路为例，进一步介绍信号完整性分析方法和步骤。示例对该电路中的一个“SL_Config.SchDoc”电路进行完整性分析，其电路原理图如图10.6.1所示。图10.6.1“SL_Config.SchDoc”电路（1）打开系统提供的“SL1XilinxSpartan-IIEPQ208Rev1.01”文件夹目录下的“SL_Config.SchDoc”电路的设计工程文件和PCB设计文件。（2）执行“工具”→“SignalIntergrity（信号完整性）”菜单命令，系统将弹出如图10.6.2所示的“SISetupOptions（SI设置选项）”对话框，和图10.6.3所示的“Message（信息）”对话框，取消“UseManhattanlength（使用曼哈顿长度）”选项，单击“AnalyzeDesign（设计分析）”按钮，系统将弹出如图10.6.4所示的“SignalIntergrity（信号完整性）”对话框。（若文件已经进行过信号完整性分析，将跳过如图10.6.2所示内容，直接弹出如图10.6.3、图10.6.4所示内容）在该对话框左侧列表框中列出电路板中的网络和对它们进行信号完整性规则检查的结果。图10.6.2“SI设置选项”对话框图10.6.3“Message”对话框图10.6.4“信号完整性”对话框（3）右键单击对话框中通过验证的网络，然后在弹出的快捷菜单中选择“Details"（细节）”命令，打开“整个结果”对话框，在该对话框中列出了该网络各个不同规则的分析结果，如图10.6.5所示。图10.6.5网络各个规则分析的结果（4）在图10.6.6所示的“SignalIntergrity（信号完整性）”对话框中，选中网络“CCLK”，然后单击“>”按钮将该网络添加到右边的“网络”列表框中，此时在“网络”列表框下的列表框中列出了该网络中含有的元件，如图10.6.6所示。图10.6.6选中需要分析的网络（5）单击“Reflections...”按钮，系统就会进行该网络信号的反射分析，最后生成如图10.6.7所示的分析波形。图10.6.7分析结果波形（6）返回原理图编辑环境，在右下角单击“信号完整性”按钮，打开“SignalIntergrity（信号完整性）”对话框。在右边的“网络”列表框中显示选中网络“CCLK”，此时在“网络”列表框下的列表框中列出了该网络中含有的元件，如图10.6.8所示。图10.6.8选中需要分析的网络在该对话框右侧的“标识”列表框中右键单击元件U5，然后在弹出的快捷菜单中选择“EditBuffer（编辑缓冲器）”菜单命令，打开“IntegratedCircuit（集成电路）”对话框，如图10.6.9所示。图10.6.9“IntegratedCircuit”对话框（7）在图10.6.9所示“InteratedCircuit（集成电路）”对话框中，显示了该元件的参数及编号信息。在“Pin”选择区域中显示了该缓冲器对应元件引脚的信息。在“Technology”下拉列表框中可以选择元件的制造工艺。在“InputModel”下拉列表框中，可以选择该缓冲器的输入模型，然后在“Direction”下拉列表中可以为缓冲器指定该引脚的电气方向。最后在“OutputModel”下拉列表框中可以选择输出模型。在本示例中选择默认对话框设置。（8）在“SignalIntergrity（信号完整性）”对话框右下角列出了7种不同的阻抗匹配方式。一般来说，系统没有采用任何补偿方式。例如，单击“SerialRes（串联电阻）”选项，表示选中串联电阻方式。分析时可以根据需要，选择一种匹配方式，也可以几种匹配方式一起搭配使用。（9）如图10.6.10所示，示例选中“ParallelRestoGND（并联电阻到接地端GND）”选项。图10.6.10设置端接阻抗匹配方式（10）然后单击“Reflections...”按钮得到信号完整性分析的波形图，如图10.6.11所示。在图10.6.11中显示了在“US-3onNetCCLK”端接串联电阻和并联电阻到地的波形。采用不同端接方式进行补偿得到信号完整性分析的波形图不完全相同。图10.6.11采用不同端接阻抗匹配方式的波形10.6.2PCB信号串扰分析示例下面以系统提供的“SL1XilinxSpartan-IIEPQ208Rev1.01”电路为例，进一步介绍进行信号完整性分析中的串扰分析方法和步骤。（1）打开系统提供的“SL1XilinxSpartan-IIEPQ208Rev1.01”电路的设计工程文件和PCB设计文件。（2）在PCB编辑环境，选择“工具”→“SignalIntergrity（信号完整性)”菜单命令，打开的“信号完整性”对话框。（3）在“SignalIntergrity（信号完整性）”对话框中，选中网络“CCLK”单击鼠标右键，在右建快捷菜单中选择“FindCoupledNets（寻找匹配网络）”命令，之后系统会将相互间有串扰影响的所有信号都选中，如图10.6.12所示。图10.6.12选择有串扰的网络（4）在本示例中，分析“CCLK”、“TDI_C”、“PROG_8”和“DONE”，因此需要将它们添加到“网络”列表框中。（5）设置信号。在“Net”列表框中右键单击“CCLK”。然后在弹出的快捷菜单中选择“SetVictim（设置被干扰信号）”命令将该网络设置为被干扰信号。接着右键单击“TDI_C”、“PROG_8”和“DONE”，在弹出的快捷菜单中选择“SetAggressor（设置干扰源）”命令将网络“TDI_C”、“PROG_8”和“DONE”，设置为干扰源，如图10.6.13所示。图10.6.13设置网络（6）单击“信号完整性”对话框右下角的“CrosstalkWaveforms....”按钮生成串扰分析波形，如图10.6.14所示。从得到的波形可以看到，当有干扰脉冲出现时，在被干扰的信号线上会产生较大的振荡。图10.6.14串扰分析结果（7）要改变电路板的信号串扰，就要改变PCB的布局和布线。（8）返回原理图编辑环境，在右下角单击“信号完整性”按钮，打开“SignalIntergrity（信号完整性）”对话框。（9）在“SignalIntergrity（信号完整性）”对话框中，单击选中“SerialRes（串联电阻）”、“ParallelRestoVCC&GND”（并联电阻到VCC&GND）选项，如图10.6.15所示。图10.6.15设置端接阻抗匹配方式（10）然后单击“Reflections...”按钮得到信号完整性分析的波形图，如图10.6.16所示。图10.6.16采用端接阻抗匹配补偿得到的波形