d基于FPGA的DDS正弦信号发生器的设计和实现

第 28 卷　第 3 期 2005 年 9 月 　 电　子　器　件 Ch inese Jou rnal of E lectron D evices 　 V o l128 N o. 3 Sep. 2005 　　　　　　 D esign and Im plem en ta tion of D irect D ig ita l Frequency Syn thes is Sine W ave Genera tor Based on FPGA YU Y ong , ZH EN G X iao2lin (Colleg e of B ioeng ineering , Chong qing U n iversity , Chong qing 400044, Ch ina) Abstract: Based on FPGA and D öA ch ip , a sine w ave genera to r that frequency and phase is con tro llab le is designed w ith direct d ig ita l frequency syn thesis (DD S) techno logy. T he p rincip le and structu re of DD S is expounded, and also the design th ink ing and imp lem en ta t ion m ethod. T he ou tpu t w ave by test ach ieves the requ ired aim s, easy con tro l and h igh perfo rm ence. It is p roved that the design based on FPGA w ith DD S is dependab le and feasib le. Keywords: d irect d ig ita l frequency syn thesis (DD S) ; f ield p rogram ab le gate array (FPGA ) ; sine W ave gener2 ato r EEACC: 1130B 基于 FPGA 的DD S 正弦信号发生器的 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 和实现 余　勇, 郑小林 (重庆大学 生物工程学院, 重庆市 400044) 摘　要: 利用 FPGA 芯片及D öA 转换器, 采用直接数字频率合成技术, 设计实现了一个频率、相位可控的正弦信号发生器, 同时阐述了直接数字频率合成 (DD S)技术的工作原理、 电路 模拟电路李宁答案12数字电路仿真实验电路与电子学第1章单片机复位电路图组合逻辑电路课后答案 结构, 及设计的思路和实现方法。经过设计和电路测试, 输出波形 达到了技术要求, 控制灵活、性能较好, 也证明了基于 FPGA 的DD S 设计的可靠性和可行性。 关键词: 直接数字频率合成 (DD S) ; 现场可编程门阵列 (FPGA ) ; 正弦波信号发生器 中图分类号: TN402　　 文献标识码: A　　文章编号: 1005-9490 (2005) 03-0596-04 　　在电子、通信等领域, 高精度、高分辨率、宽频率 范围的信号源有着广泛的应用, 一般的信号源设计 都采用频率合成技术, 传统上采用锁相环 (PLL ) 电 路进行设计, 随着直接数字频率合成 (DD S) 技术的 发展, 很多芯片公司都开发出了自己的DD S 专用集 成芯片, 同D öA 转换器和低通滤波器 (L PF) 一起便 可以组成任意波形信号的发生器[1- 2 ]。 近年来现场可编程门阵列 (FPGA ) 技术得到了 迅速的发展和广泛的应用, 其资源容量、工作频率以 及集成度都得到了极大的提高, 使得利用 FPGA 实 现某些专用数字集成电路得到了大家的关注, 而基 于 FPGA 实现的直接数字频率合成器则更具其优 点, 有着灵活的接口和控制方式、较短的转换时间、 较宽的带宽、以及相位连续变化和频率分辨率较高 等优点, 其也为设计者在此基础之上实现电路集成 提供了另一种方法。 1　直接数字频率合成 (DD S)工作原理 直接数字频率合成 (D irect D ig ita l F requency 收稿日期: 2005203209 作者简介: 余　勇 (19782) , 女, 在读硕士研究生, 主要研究方向是医疗电子技术及M EM S 在生物医学中的应用, sarah2yu@ 126. com Syn thesis, 即DD FS, 一般简称DD S) 是从相位概念 出发直接合成所需要波形的一种新的频率合成技 术[6 ]。以正弦波信号发生器为例, 利用DD S 技术可 以根据要求产生不同频率的正弦波, 而且可以控制 其初始相位和信号幅度, 同样也可以利用DD S 技术 产生任意的波形。其原理如图 1 所示。 图 1　基于 FPGA 的DD S 正弦信号发生器原理图 DD S 电路一般包括系统时钟、相位累加器、相 位调制器、ROM 查找表、D öA 转换器和低通滤波器 (L PF)。输入的频率控制字 (X)称为相位步进量, 作 为相位累加器的增量; 输入的相位控制字通过相位 调制器来设置正弦波的初始相位; 系统时钟则对相 位累加器、相位调制器和D öA 转换器提供时序控 制[4- 5 ]。 相位累加器由N 位全加器和N 位累加寄存器 级联而成, 对频率控制字的 2 进制码进行累加运算, 是典型的反馈电路。在每个系统时钟沿 Fclk 的控制 下,N 位加法器将频率控制字X 与累加寄存器输出 的相位数据相加, 把相加后的结果再送至累加寄存 器, 累加寄存器中新的相位数据既反馈到加法器的 输入端, 以使加法器在下一 Fclk 时钟周期中继续与 频率控制字 X 相加, 同时累加寄存器的高M 位数 值, 将作为查找ROM 表中取样数据的地址值。 ROM 查找表中储存着一个完整周期的正弦波 幅度信息, 通过取得的采样地址值进行查表, 从 ROM 表中输出相应的波形采样数据 (Fout) , 送入D ö A 转换器, DA C 输出阶梯波形, 再通过低通滤波器 将波形数据转换成符合要求的模拟波形。其过程如 图 2 所示。 其中步长的概念即为对数字波形查表的相位增 量, 由累加器对相位增量进行累加, 每个时钟周期产 生的累加器的高M 位数值作为查表地址, 两个查表 周期之间就存在一个相位增量, 当相位累加器加满 时就会产生一次溢出, 即相位寄存器每经过 2N öX 个 Fclk 时钟周期后回到初始状态, 相应的ROM 查 找表经过一个循环回到初始位置, 整个DD S 系统输 出一个正弦波, 这样就完成了一个波形采样值的查 表和输出, 这个周期就是DD S 产生波形的一个频率 图 2　波形产生过程 周期。 2　DD S 正弦波发生器的设计思路 首先要按照一定的采样点数将正弦波形一个周 期的数据信息存于ROM 表中, 表中包含着一个周 期正弦波的数字幅度信息, 每个地址对应正弦波形 中 0～ 360°范围内的一个相位点的幅度值, 查找表 时即是把输入的地址相位信息映射成正弦波幅度的 数字量信号, 以驱动D öA 转换电路。采样值可以通 过C 语言实现。 in t i; float s; fo r ( i= 0; i< 4096; i+ + ) { 　s= sin (atan (1) 3 83 iö4096) 3 10000; 　s= abs (s) ; } DD S 方法通过查表输出信号的频率可由下式 给出: F out = (X × [Fclk ]) öY ; 　其中 Y = 2N ; 其中频率控制字与输出信号的频率成正比, 因 此可以通过改变寻址的步长来改变输出信号的频 率, 因为在确定了累加器的位宽N 和寻址位宽M , 以及系统时钟 Fclk 后, 随着步长 X 的增加, 在每次 累加器循环的一个周期中, 输出的M 位查表的地址 个数就会减少, 相应输出一个周期波形的时间也就 会减少, 输出信号的频率相应增加, 这即是DD S 的 方法。 但随着步长和输出频率的增加, 输出信号的采 样点数会减少, 会降低产生波形的精度和平滑度, 因 此也限制了输出信号的最高频率 Fm ax, 而且由取 样定理可知, 所产生的信号频率不能超过时钟频率 的一半, 在实际运用中, 为了保证信号的输出质量, 795第 3 期 余　勇, 郑小林等: 基于 FPGA 的DD S 正弦信号发生器的设计和实现 输出频率不要高于时钟频率的 33% , 以避免混叠或 谐波落入有用输出频带内。 因此对于步长的要求即为: X = (F out × 2N ) ö[F clk ]; 　当F out = Fm ax 最大 时, 步长也为最大; DD S 的频率分辨率定义为 (即在最小的步长为 1 时的频率输出) : Fm in = [Fclk ]öY ; 　其中 Y = 2N ; 其中系统时钟和位宽N 不仅决定着频率的分 辨率, 也关系着D öA 转换的频率, 位宽N 越大、时 钟 Fclk 越低, 分辨率越高, 但系统时钟变低, 也会降 低最大的输出频率, 以及一个周期波形的采样数值 的输出个数。 对于初始相位设置的实现, 只要是从输入的相 位控制字的起始地址开始对ROM 表进行查找输出 即可; 对于幅度也可实现控制, 只要对ROM 表输出 后的幅度值乘以一个系数即可实现。其累加器如图 3 所示。 图 3　累加器图示 关于D öA 转换器的输入位数 (P ) , 可根据对输 出模拟信号波形的精度要求来确定, 其精度即为 1ö 2P。一般情况下 ROM 查找表的位宽M 要比D öA 转换器的精度多 2～ 4 位。 可见, 通过设定相位累加器位数N 、频率控制 字 X 和系统时钟[Fclk ], 就可以实现产生任一频率 的信号输出, 改变ROM 表中存储不同的波形数据, 采用DD S 方法就可以实现输出不同的波形信号。 3　直接数字合成在 FPGA 中的实现 目前的 FPGA 技术得到了极大的扩展, 资源容 量和工作频率都有了很大的提高, 市场中X ilinx 和 A ltera 公司的 FPGA 芯片都是很好的选择。而且其 都支持主流的硬件编程语言V HDL 和V erilog。 考虑到本系统的规模以及以后的扩展需要, 本 设计中的DD S 电路采用V HDL 硬件描述语言来实 现, 采用V HDL 语言设计的模块以后可以方便的进 行修改、扩展和移植到不同的 FPGA 芯片中[3 ]。 采用 FPGA 设计, 首先其输入、输出接口 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 都需要仔细考虑好, 确定其输入和输出的数据量和 控制量、位数、IöO 位置等, 以及和外围电路的接口 及控制时序、控制方式等。 在 FPGA 中实现 ROM 表的资源是有限的, 并 且ROM 表的大小随着地址位数和数据位数的增加 成指数递增关系, 因此在满足采样信号性能的前提 条件下, 如何减少资源的开销就是一个重要的问题。 在实际设计时我们充分利用了正弦信号周期内的对 称性和算术关系来减少ROM 表资源的开销, 因此 通过一个正弦表的前 1ö4 周期就可以通过相位变换 得到其整个波形周期的采样值, 这样就节省了将近 3ö4 的资源。 在 FPGA 中, 相位累加器和相位调制器都可通 过加法器来实现。如果要实现对幅度的调制则可在 正弦查找表后插入一个乘法器来实现。在用 FPGA 设计的过程中, 整个流程都采用系统时钟 Fclk 产生 和控制, 所以其各个部分的时序和同步性需要认真 对待, 还有考虑到加法器以及乘法器等对资源的使 用情况, 进位链或流水线技术都可以考虑进行利用。 根据本设计的要求, 输出波形的幅度精度为 011% , 我们设计采用位宽 P= 10 位的DA C 来进行 波形的数模转换, 分辨率可以达到 1ö210= 1ö1 024, 因此正弦 ROM 查找表的地址位宽我们选择M = 12, 寻址范围可达 212= 4 096 个点, 我们通过正弦波 的对称性, 取得其波形 1ö4 周期的采样值 512 个数 据存于ROM 查找表中。 根据设计要求分辨率达到 1H z, 输出频率范围 在 0～ 100 kH z, 既要实现平滑稳定的正弦波形, 又 要合理利用资源, 所以我们设计采用 Fclk = 15 M 的系统时钟, 累加器的位宽N = 24, 而且该转换频 率下的D öA 芯片价格较适中。 由此计算频率的分辨率: Fm in = [Fclk ]ö2N = 15M ö224; 　完全可以满足 1 H z 的需求; 在最大输出频率 Fm ax = 100 KH z 时, 其最大步 长可达: X m ax = ( [F out ] × 2N ) ö[Fclk ] = (100 k × 224) ö15 M = 0X ″1B 4E 8″; 因此最大频率输出时每个周期波形的输出采样 值个数为: 224öX m ax = 150; 基本满足要求。 由此我们确定频率控制输入字X 的位数在 20 b it, 即可实现 0～ 100 kH z 的调制, 相位控制输入字 与M 相同, 为 12 b it, 即可进行整个相位上的初始 设置, 从而实现本设计的要求。经过仿真和测试, 测 得 20 H z 时的波形见图 4 所示, 波形基本符合我们 的设计要求。 895 　　　　　　　　　　　　　　　　　　　　　电　子　器　件　　　　　　　 第 28 卷 图 3　测得波形图 4　结束语 本文介绍了基于 FPGA 进行直接数字频率合 成 (DD S)的设计, 实现了一个正弦波信号发生器, 而 且描述了其工作原理、设计思路及实现方法。本设计 按照技术要求进行计算、编程, 经过仿真、电路测试, 输出波形完全达到设计的要求, 从中也对DD S 的原 理和实现有了更深的了解和认识。设计证明了, 采用 FPGA 设计实现DD S 电路的可行性和可靠性, 也更 为灵活, 可根据需要进行接口和控制方式的修改, 只 要改变 FPGA 中ROM 表的数据,DD S 电路就可以 产生任意的波形。采用 FPGA 设计实现还具有相对 较宽的带宽、频率转换时间较短、相位连续变化、频 率分辨率高等优点。 而且 FPGA 芯片支持系统现场修改和调试, 性 能也基本能满足绝大多数系统的使用要求, 所以, 将 DD S 设计嵌入到 FPGA 芯片所构成的系统中, 将使 系统具有很高的性价比。 参考文献: [ 1 ]　段传华, 等. 直接数字频率合成器的原理及应用[J ]. 电讯技术, 1995 年 10 月, 35 (5). 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