数字电路实验讲义2009版

目录 目录 TOC \o "1-3" \h \z \u 目录 1 实验一 基本门电路 3 实验二 组合逻辑电路的 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 与测试 7 实验三 触发器实验 9 实验四 移位寄存器设计 14 实验五 555时基电路及其应用 17 实验六 计数、译码与显示实验 21 实验七 D/A、A/D 转换实验 24 附录 常见集成电路引脚查询 29 实验一 基本门电路 一、实验目的 掌握常用TTL、CMOS集成门电路逻辑功能和逻辑符号。 1．​ 验证常用TTL、CMOS集成门电路逻辑功能。 2．​ 了解集成电路外引线排列极其使用方法。 3．​ 学会使用KHD-2型数字电路实验台。 二、实验原理及电路 集成逻辑门电路是最简单、最基本的数字集成元件。目前，已有门类齐全的集成门电路，如：“与门”、“或门”、“非门”、“与非门”等。虽中大规模集成电路相继问世，但组成某些系统时，仍要使用各种门电路。因此，掌握逻辑门的工作原理，熟练、灵活地使用逻辑门是数字技术工作者必备的基本功之一。 1、TTL门电路 TTL集成电路由于工作速度高、输出幅度大、种类多、不易损坏而使用较广。它们的工作电压为5V+0.5V，逻辑电平‘0’时输出小于0.4V，逻辑电平‘1’时输出大于2.4V 图1-1为2输入‘与门’，2输入‘或门’，2输入、4输入‘与非门’和非门的逻辑符号图。各自的逻辑表达式分别为：与门Q=AB，或门Q=A+B，与非门Q=AB，Q=ABCD，反相器Q=A。 TTL集成电路外引脚分别对应逻辑符号图中的输入、输出端。电源和地一般为集成电路的两端，如图1-2所示。 集成电路外引脚的识别方法是：将集成块正面对准使用者，以凹口左边或小标点“。”为起始脚1，逆时针方向数为管脚1，2，3，… n。使用时，查找IC手册即可知道各管脚功能。 2、CMOS门电路 CMOS集成门电路功耗极低，输出幅度大，噪声容限大，扇出能力强，电源范围较宽，应用很广。但CMOS电路应用时，必须注意以下几个方面： （1）、不用的输入端不能悬空。 （2）、电源电压使用正确，不得接反。 （3）、焊接或测量仪器必须可靠接地。 （4）、不得在通电情况下，随意拔插输入接线。 （5）、输入信号电平应在CMOS 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 逻辑电平之内。 CMOS集成电路逻辑符号、逻辑关系及外引脚排列方法均同TTL，所不同的是型号和 电源范围。 选用CC4000、（CD4000）系列的CMOS集成电路，电源电压范围为+3V~+18V。而选用C000系列的CMOS集成电路，电源电压范围为+7V~15V。因此，设计CMOS电路时应注意对电源电压的选择。 三、实验内容和步骤 1、TTL逻辑功能的验证 在实验箱上插上集成块74LS20，接上电源‘+5V’和地，并把输入端接实验板右下角逻辑开关输入端，输出端接实验板右上角逻辑电平输入插孔，连线如图1-3所示。检查无误后即可进行验证实验。 按表1-1 ‘输入’一栏中A、B、C、D的逻辑电平输入信号，观察对应的输出结果（看LED发光二极管，如灯亮为逻辑1，灯灭为逻辑0），并填入表1-1。 表1-1 TTL门电路实验 记录 混凝土 养护记录下载土方回填监理旁站记录免费下载集备记录下载集备记录下载集备记录下载 表 输 入 输 出 D C B A Y 0 0 0 0 0 0 0 1 0 0 1 1 0 1 1 1 1 1 1 1 2、CMOS门电路逻辑功能验证 CMOS门电路的逻辑功能验证方法同TTL门电路。为简单起见，这里仅以CMOS或非 门逻辑功能验证为例，选用CD4002 4输入端二或非门集成块进行验证。 （1）、实验验证线路图见图1-4所示。图1-4（a）为或非门逻辑符号，图1-4（b）为接线图。不用的多余输入端应可靠接地。 （2）、按图1-4（b）接线，输入端接K1~K3逻辑开关，输出端接逻辑电平输入插孔。电源电压选用5V，14脚接+5V，7脚接地。 （3）、接通电源，拨动逻辑开关输入相应的信号，验证其功能是否满足“或非门”逻辑 表达示Q=A+B+C（表格自拟）。 （4）、CMOS集成电路与TTL集成电路不同，多余不用的门电路或触发器等，其输入端都必须进行处理，在工程技术中也如此。此外，在实验时，当输入端需改接连线时，不得在通电情况下进行操作，均需先切断电源，改接连线完成后，再通电进行实验。输出一般不需作保护处理。 （5）、用万用表测量CMOS电路‘0’和‘1’电平数值。 四、实验器材 1．​ KHD-2型实验台×1 2．​ 集成块：74LS20×1 CD4002×1 3．​ 万用表×1 五、预习要求 1．​ 复习门电路的逻辑功能及各逻辑函数表达式。 2．​ 画好实验用表格。 六、实验报告要求 1．​ 画出实验用门电路的逻辑符号，并写出其逻辑表达式。 2．​ 整理实验表格。 附录：KHD-2型数字电路实验台使用方法 KHD-2型数字电路实验台是一种开放型的实验台，其具有通用性强、适用范围广、容量大、操作方便等特点。其实验板配置情况如下： 1．电源开关（‘开关’）：左下角有一电源开关及一只熔断器（1A），用作短路保护。 2．直流稳压电源：实验板上有四路直流稳压电源，即： +5V、-5V及两路0—18V可调直流稳压电源。 3．脉冲信号源： 实验板上脉冲信号源有三种： (1)、两路单次脉冲源 每按一次单次脉冲按键，在其输出口分别输出一个正、负单次脉冲信号。 （2）、频率为1HZ、1KHZ、20KHZ附近连续可调的脉冲信号源 信号源输出频率由“频率范围”波段开关的位置（1HZ、1KHZ、20KHZ）决定，并通过“频率调节”多圈电位器对输出频率进行细调，有LED发光二级管指示有否 脉冲信号输出。 （3）、频率连续可调的计数脉冲信号源 本脉冲源能在很宽的范围内（05HZ—200KHZ）调节输出频率，可用作低频计数脉冲源；在中间一段较宽的频率范围，则可用作连续可调的方波激励源。 4．五功能逻辑笔 这是一支新型的逻辑笔，它是用可编逻辑器件设计而成，具有显示五种逻辑功能的特点。只要开启+5V电源开关，用锁紧线从“信号输入”口接出，紧锁线的另一端可视为逻辑笔的笔尖，当笔尖点在某个测试点，面板上的四个指示灯即可显示出该点的逻辑状态：高电平（“高”）、低电平（“低”）、中间电平（“中”）或高阻状态（“高阻”）；若该点有脉冲输入，则四个指示灯将同时点亮。 5．十六位逻辑电平输出 提供16只小型单刀双掷开关与之对应的开关电平输出插口，并有LED发光二极管予以显示。当开关向上拨（即拨向“高”）时与之相对应的输出插口输出高电平，且对应的LED发光二极点亮；当开关向下拨（即拨向“低”）时，相对应的输出口为低电平，则所对应的LED发光二极管熄灭。使用时，只要开启+5V稳压电源处的分开关，便能正常工作。 6．十六位逻辑电平输入 在接通+5V电源后，当输入口接高电平时，所对应的LED发光二极管点亮；输入口接低电平时，则熄灭。 7．六位LED数码显示器 每一位译码器均采用可编程器件设计而成，具有十六进制全译码功能，每位有四个输入插孔，供BCD码输入。显示器采用LED共阴极绿色数码管（与译码器在反面已连接好）可显示四位BCD号码：0、1、2、3、4、5、6、7、8、9、A、B、C、D、E、F。 使用时，只要用锁紧线将+5V电源接入电源插孔“+5V”处即可工作，在没有BCD码输入时六位译码器均显示“F”。 8．四位BCD码十进制拨码开关组 每一位的显示窗指示出0—9中的一个十进制数字，在A、B、C、D、四个输出插口处输出相对应的BCD码。每按动一次“十”或“一”键，将顺序地进行加1计数或减1计数。 9．插座 实验板上有三种插座。 ①．锁紧、防转、叠插式插座：这类插座在插头插入时略加旋转，即可获得极大的轴向锁紧力，拨出时只要反方向略加旋转即可轻松地播出，而且插头与插头之间可以叠插。 ②．针管插座：此类插座供实验时接插小型电位器、电阻、电容、三极管及其它电子器件。 ③．集成电路插座：集成电路插座共有24只。 10．其它 该实验板上还设有报警指示电路（LED发光二极管指示与声响电路指示各一个），按钮两只，一只10K多圈精密电位器，两只碳膜电位器（100K与1M各一只），四只晶振（32768HZ、4MHZ、6MHZ及12MHZ各一只），电容五只（220uF一只，0.1uF与30p各两只）及音乐片、扬声器等。 实验二 组合逻辑电路的设计与测试 一、实验目的 1．​ 掌握组合逻辑电路的设计与测试方法。 2．​ 设计半加器和全加器并通过实验验证设计的正确性。 二、实验原理 1．​ 组合逻辑电路的设计是以所用门数目最少，而且门的输入端数目也最少作为基本原则。 其设计步骤如下： 1．​ 根据设计任务的要求进行逻辑抽象，列出真值表。 2．​ 用卡诺图或代数化简法写出逻辑函数表达式。 3．​ 将逻辑函数化简或变换成所需要形式的函数式。 4．​ 画出逻辑电路图，用所给器件构成电路。 5．​ 用实验验证设计的正确性。 2．​ 组合逻辑电路设计举例 用与非门设计一个表决电路。要求四个输入端中有三个或四个为″1″时，输出才为″1″。 设计步骤如下： 1．​ 逻辑抽象，列出真值表（如表2-1）。 表2-1真值表 输入 D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 输出 Y 0 0 0 0 0 0 0 1 0 0 0 0 0 1 1 1 2．​ 填卡诺图（如表2-2）。 3．​ 由卡诺图得出逻辑表达式，并演化成与非的形式 Z=ABC+BCD+ACD+ABD =ABC•BCD•ACD•ABD 4．​ 画出逻辑图（如图2-1）。 DA BC 00 01 11 10 00 01 1 11 1 1 1 10 1 三、实验设备与器件 1．实验台×1 2．集成块： 74LS00×1 74LS86×1 四、实验内容 用与非门74LS00和异或门74LS86设计一位半加器和全加器，并通过实验验证所设计的半加器和全加器。直到测试电路逻辑功能符合设计要求。 设计提示： ⑴．只考虑两个数的本位和，以及向高位的进位，而不考虑由低位来的进位，这种加法运算称为半加运算。实现半加运算的电路称为半加器。既考虑两数的本位和，又考虑到由低位来的进位，这种加法运算称为全加运算。实现全加运算的电路称为全加器。 ⑵．设计时，按照二进制加法运算规则分别列出半加器和全家器的真值表。由真值表填写卡诺图，由卡诺图得出逻辑表达式，并将表达式Cn+1、Sn化成与非和异或的形式。最后用所给器件构成电路。 五、实验预习要求 1．熟悉组合逻辑电路的设计方法。 3．​ 根据实验任务要求设计组合电路，并根据所给的标准器件画出逻辑图。 六、实验报告要求 1．列出实验任务的设计过程，画出设计的电路图。 2．对所设计的电路进行实验测试，记录测试结果。 3．组合电路的设计体会。 实验三 触发器实验 一、实验目的 1．了解常用触发器逻辑功能。 2．掌握集成触发器的使用方法和逻辑功能的测试方法。 3．熟悉触发器之间相互转换方法。 二、实验原理 触发器具有两个稳定状态，在一定条件下触发器可以维持在两种稳定状态（‘0’或‘1’状态）之一不变。而在一定的外加信号作用下，触发器可以从一种稳定状态变为另一种稳定状态，因此它是一个可以记忆二进制信息的存储器件，是构成各种时序电路最基本的逻辑单元。 触发器按是否受控制时钟脉冲控制可分为：基本触发器和时钟触发器。 1．​ 基本触发器 图3-1为由两个与非门构成基本RS触发器，它是无时钟控制由低电平直接触发的触发 器。它有两个输出端（Q和Q），两个输入端（S和R）。 表3-1 基本RS触发器逻辑功能表 图3-1　由与非门构成基本触发器 基本RS触发器具有置‘0’、置‘1’和‘保持’三种功能，其逻辑功能如表3-1所示。 由表可知当R=S=1时保持原来的0或1状态不变；S=1，R端输入负脉冲，则触发器被置‘0’；R=1，S端输入负脉冲，则触发器被置‘1’；而当R=S=0时这时Q=Q=1，但当R、S端的0状态同时消失后，触发器的状态不定，在使用中应尽量避免。 基本RS触发器也可以用两个“或非门”组成，只是触发电平为高电平。 2．时钟触发器 表4-2 RS触发器功能表 图3-2　ＲＳ触发器（同步式） 时钟触发器按逻辑功能可分为：RS触发器、JK触发器、D触发器和T触发器等。它们有电平触发、边沿触发和主从触发三种触发方式。 （1）RS触发器 图3-2为同步式RS触发器的逻辑电路图。 CP是时钟输入端，为低电平时，迫使门G3、G4均为高电平输出，于是由G1、G2构成的基本触发器维持原状态不变。当CP为高电平，即时钟正脉冲出现时，G3、G4门被打开，触发器的状态才可能发生变化。 RS触发器的功能表如表3-2所示。其特性方程式为： Qｎ＋１=S+RQｎ 　　 SR=0　（约束条件） （２）JK触发器 在输入信号为双端的情况下，JK触发器是功能完善、使用灵活、通用性强的一种触发器。它是从RS触发器演变而来的，是征对RS逻辑功能不完善的一种改进。其逻辑图如图3-3所示，功能表如表3-3所示。 JK触发器的特性方程是： Ｑｎ＋１＝ＪＱｎ＋ＫＱｎ 表3-3 ＪＫ触发器功能表 图3-3　ＪＫ触发器 （３）D触发器 D触发器也是由RS触发器演变而来的，是在R=S的条件下的特例。其逻辑图如图3-4所示，功能表如表3-4所示。 D触发器的特性方程是： 　　　　　　　　　 　Qｎ＋１＝D 表3-4 D触发器功能表 图3-4　 D触发器 （４）触发器之间的相互转换 在集成触发器的产品中，每一个触发器都有自己固定的逻辑功能，但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、K两端连在一起，并作为T端， 就得到T触发器。逻辑图如图3-5所示。 其状态方程为： Qn+1=TQn+TQn T触发器的逻辑功能表如表3-5所示。 由功能表可知，当T=0时，CP脉冲作用后，其状态保持不变；当T=1时CP脉冲作用后，触发器状态翻转。所以，若将T 触发器的T端置‘1’，即得到T′触发器。在T′触发器CP端每来一个脉冲信号，触发器的状态就翻转一次，故称为反转触发器，广泛应用于计数电路中。 图3-5 T触发器（同步式） 同样，若将D触发器的Q端与D端相连，便得到Tˊ触发器。如图3-6所示。 JK触发器也可转换D触发器，如图3-7所示。 图3-6 D触发器转换Tˊ触发器 图3-7 JK触发器转换D触发器 三．实验设备与器件 1．​ 双踪示波器×1 2．​ 集成块：74LS112×1 74LS00×1 74LS74×1 四．实验内容及步骤 1．​ 基本触发器 （1）．将74LS00 2输入与非门插入实验台面板上适当的位置,接上电源和地线。按图3-1接线，其中Q和Q分别接两路逻辑电平输入插孔，S、R分别接逻辑开关K1和K2。 （2）．按表3-1分别拨动逻辑开关K1和K2，输入S和R的状态，观察输出Q和Q的状态，并记录。 2．​ 时钟触发器 我们选用常用的上升沿触发器74LS74（双D触发器）和下降沿触发器74LS112（双 JK触发器）。它们管脚图分别如图3-8、图3-10所示。 （1）．测试双JK触发器74LS112逻辑功能。 1​ 测试RD、SD的复位、置位功能 将JK触发器74LS112插入实验板上适当的位置，按图3-9接线，RD、SD、J、K分别端接逻辑开关K1、K2、K3和K4输出插口，CP端接单次脉冲源，Q、Q端接至逻辑电平显示输入插口。VCC和GND接+5V电源的+和-，要求改变RD、SD（J、K、CP处于任意状态），并在RD=0（SD=1）或SD=0（RD=1）作用期间任意改变J、K及CP的状态，观察Q、Q状态。自拟表格并记录实验结果。 图3-8 JK触发器管脚图 图3-9 JK触发器实验接线图 2​ 测试JK触发器的逻辑功能 按表3-7的要求改变J、K、CP端状态，观察Q、Q状态的变化，观察触发器状态更新是否发生CP脉冲的下降沿，并作好记录。 表3-7 JK触发器记录表 J K CP Qn+1 Qn=0 Qn=1 0 0 0 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 0 1 1 0 3​ 将JK触发器JK端连在一起，构成T触发器。 图3-10 Ｄ触发器管脚图 在CP端输入1KHZ连续脉冲信号，在T端分别为1和0状态分别用双踪示波器观察CP、Q、Q端波形，注意相位与时间的关系，并描绘波形。 （2）．测试Ｄ触发器的逻辑功能 1​ 测试RD、SD的复位、置位功能。 实验方法同实验内容2-（1）-①，自拟表格并记录之。 2​ 测试Ｄ触发器的逻辑功能 按表3-8要求进行测试，并观察触发器状态更新，观察是否发生在CP脉冲的上升沿，并作好实验记录。 表3-8 边沿Ｄ触发器记录表 D CP Qn+1 Qn=0 Qn=1 0 0 1 1 0 1 0 1 1 0 ③将D触发器的Q端与D端相连，构成T‘触发器，测试方法同实验内容2-（1）-③，并记录结果。 五．预习要求 1．​ 复习有关触发器内容。 2．​ 列出各触发器功能测试表格。 3．​ 按实验内容3的要求设计线路，拟定设计线路，实验 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。 六．实验报告要求 1．​ 画出各实验线路图。 2．​ 整理实验数据，并分析实验结果是否正确。 实验四 移位寄存器设计 1、​ 实验目的： 1，掌握中规模4位双向移位寄存器的逻辑功能及其使用方法。 2，熟悉移位寄存器的应用 二、 实验原理： 图一 寄存器是数字系统最为常见的部件之一，在CPU、MCU、DSP中，寄存器扮演着系统内部重要的角色，例如暂存数据、控制CPU内部各单元协调工作、在51系列的MCU里许多指令也是基于寄存器的。本实验是一个四位寄存器，相对于CPU内部的寄存器算是很简单的一种，电路连接见图一。共由三片集成电路构成。其中74LS74是内部有两个D触发器的集成电路，每个D触发器有异步复位与置位端R、S，低电平有效。74LS00是内部有四个与非逻辑门的集成电路。 首先我们来看D触发器异步复位与置位端的工作情况。所有的D触发器R端相连用于清零控制，加一个低电平后R端有效D触发器Q端将清零。当清零完成后R端回到高电平处于无效状态（注意异步优先控制，D触发器要正常工作必须让R、S端都处于高电平）。另外D触发器的S端都与74LS00的与非输出相连，而所有的与非门有一个输入端都接单次脉冲1，平时处于低电平，因此74LS00的与非输出不论D1—D4状态如何都有一个输入处于低电平，与非输出就为高电平。因此D触发器的S端平时处于高电平的，即是无效状态。综上可知，所有的D触发器异步控制端口平时都处于高电平，即无效状态。 再看时钟输入线，所有的D触发器CP相连接单次脉冲2，显然这是同步工作方式，当上升沿到来时D触发器的CP输入都有效。 接下来看D触发器之间的连接方式，都是上一位的D端接下一位的Q端，这是典型的串行连接方式。当异步控制端口无效时，Q1—Q4的数据将在时钟脉冲作用下实现右移。 另外我们可以注意到，输出端都是接到LED显示器上的，输出的高低电平可由LED的亮与灭直观地知道。 以上分析了本实验的电路特点，下面分析它的工作方式。 从输入上来说，可分为：并行输入和串行输入两种方式； 从输出上来说，可分为：并行输出和串行输出两种方式； 1，并行输入：将数据置于D1—D4口上，先做清零操作，只需按动单次脉冲1数据将被接受，此时74LS00的与非门B端将经历，低—高—低，的电平状态。通过输出端LED的状态可以观测到。请自行分析输入“0”和输入“1”的不同，如果没有先清零，又会出现什么状态。 2，串行输入：先做清零操作后，把要输入的数高位置于U1A的D端，加一次CP脉冲就输入一位，再把次高位置于U1A的D端，加一次CP脉冲，……经四次可把数据输入。由此可见，并行输入要比串行输入快的多。 3，并行输出：直接读出Q1—Q4的状态，就是并行输出。 4，串行输出：在CP脉冲作用下，每次上升沿到来，寄存器的数据就右移一位，溢出的数就是输出的那位。在经历四次CP作用后数据将全部输出。由此可见，并行输出也要比串行输出快的多。 三、 实验器材： KHD—2实验台 D触发器（74LS74×2 ） 与非门（74LS00×1） 导线等 四、实验内容： 1、在原理分析清楚以后，按照图一搭接线路，注意图中74LS00及74LS74的电源没画出，都是第7脚接地，第14脚接＋5V电源。 2、​ 先检查线路是否存在有故障，确认正确以后根据实验结果填写下表。（注意每次都要先清零，连线较多务必重视连线的正确性） 表一 并行输入1101 D1 D2 D3 D4 输入前 1 0 1 1 Q1 Q2 Q3 Q4 输入后 表二 串行输入1101 CP个数 Q1 Q2 Q3 Q4 0 1 2 3 4 表三 串行输出1101 （先把1101置于寄存器内，把U1A的D端置于“0”每加一次CP脉冲观察输出，填写下表） CP次数 Q1 Q2 Q3 Q4 溢出 0 1 2 3 4 五、预习要求 1，​ 复习触发器逻辑功能，及其异步复位、置位功能特点。 2，​ 根据原理图和文字 说明 关于失联党员情况说明岗位说明总经理岗位说明书会计岗位说明书行政主管岗位说明书 看懂整个实验电路。 3，​ 初步拟定实验方案，对实验中可能出现的问题给予预计。 实验五 555时基电路及其应用 1，​ 实验目的 1．​ 熟悉555集成时基电路的结构、工作原理及特点 2．​ 掌握555集成电路的基本应用 2，​ 实验原理 集成时基电路又称为集成定时器，是一种数字模拟混合型的中规模集成电路，其应用十分广泛。它能产生延时、振荡及多种脉冲信号，由于内部电压基准使用了3个5KΩ电阻故取名555电路。时基电路有双极型和COMS型两大类，其结构和原理都很类似。几乎所有的双极型产品最后三位数都是555或556；而COMS型最后四位数多是7555或7556。556和7556是双定时器，555和7555是单定时器。双极型的电源电压+5V——+15V，COMS型电源电压为+3V——+18V，最大输出电流可达100mA以上。 1,555工作原理 其内部电路方框图见图1。它可以看成三部分组成，一个电压比较器，一个基本RS触发器，一只放电管T构成。电压比较器部分的参考电压是由3只5KΩ电阻分压构成。比较器A1同相端接Vcc2/3参考点，A2反相端接Vcc1/3参考点。A1和A2的另一输入端为输入脚。A1,A2输出电平的高、低由输入电平和参考电平经比较后决定，并控制RS触发器的输入状态。Rd为RS触发器复位端， 图1 可作为控制端。在使用中通常将第5脚接一只0.01uF的电容以消除电源的干扰，以确保参考电源的稳定。T为放电管，当它导通时对地电阻极小可作为放电通路。为简明起见，现把比较器、触发器、放电管在不同输入时的状态列成表格备查。 Rd Th TL T Out 0 ╳ ╳ 导通 0 1 >Vcc2/3 >Vcc1/3 导通 0 1 Vcc!/3 不变 不变 1 Vcc2/3 Vcc1/3时，此时Vcc1/3此时RS触发器保持原来状态Q=“0”态。 T放电管仍旧导通，电容器C1上的电荷继续经R2对地释放，其上电压继续按指数规律下降。555的输出端第3脚继续输出低电平。 ⑤随着电容器C1上的电压下降一旦