第六章-CMOS组合逻辑门的设计(朱平)

第6章CMOS组合逻辑门的设计本章重点 深入讨论CMOS逻辑系列——静态和动态、传输晶体管、无比和有比逻辑 优化逻辑门的面积、速度、能量或稳定性 低功耗高性能的电路设计技术6.1引言 组合电路(非再生电路)的特点 时序电路(再生电路)的特点 评价 LEC评价法下载LEC评价法下载评价量规免费下载学院评价表文档下载学院评价表文档下载 一个逻辑门的设计指标 不同的应用会有不同的重点指标6.2静态CMOS设计 静态CMOS 每一时刻每个门的输出通过一个低阻路径连到VDD或VSS上 同时在任何时候该门的输出即为该电路实现的布尔函数值 动态CMOS 把信号值暂时存放在高阻抗电路节点的电容上 所形成的门比较简单且比较快速 对噪声敏感程度增加 本节讨论的静态电路类型的设计： 互补CMOS 有比逻辑(伪NMOS和DCVSL) 传输管逻辑6.2.1互补CMOS概念： 静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合 PUN和PDN网络是以相互排斥的方式构成的 在稳定状态时输出节点总是一个低阻节点在构成PUN和PDN网络时应当记住以下几点： 晶体管可以看成是由其栅信号控制的开关 PDN由NMOS器件构成，而PUN由PMOS器件构成。理由是NMOS管产生“强零”而PMOS管产生“强1”(b)利用NMOS和PMOS开关上拉一个节点VDDVDD0PDN0VDDPUNVDD0VDD-VTnVDDVDDVDD|VTp|SDSDVGSSSDDVGS(a)利用NMOS和PMOS开关下拉一个节点 NMOS逻辑规则：串联器件实现AND操作，并联器件实现OR操作 PMOS逻辑规则：串联器件实现NOR操作，并联器件实现NAND操作 PUN和PDN是对偶网络 互补门在本质上是反相的(NAND,NOR,XNOR) 实现一个具有N个输入的逻辑门所需要的晶体管数目为2N(a)串联(b)并联例6.1两输入NAND门ABABVDD A B F 0 0 1 0 1 1 1 0 1 1 1 0例6.2CMOS复合门的综合互补CMOS门的静态特性 DC电压传输特性与数据输入模式有关 噪声容限与输入模式有关(例题6.2)①代 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 很强的上拉；②和③的PUN较弱②和③之间的差别主要来自于内部节点int的状态互补CMOS门的传播延时 传播延时也取决于输入模式由低到高的翻转2个P管都导通，延时为0.69(Rp/2)CL只有1个P管导通，延时为0.69RpCL由高到低的翻转2个N管都导通，延时为0.69(2Rn)CL 增加串联的器件会使电路变慢，因而器件必须设计得较宽以避免性能下降 对于NAND门，NMOS器件设计成2倍宽，PMOS器件不变图6.8两输入NAND门的等效RC模型例6.3延时取决于输入模式2输入NAND门NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=10fF估计延时可以是相当复杂的，它需要仔细考虑内部节点的电容以及数据模式 输入数据模式 延时(ps) A=B=01 69 A=1,B=01 62 A=01,B=1 50 A=B=10 35 A=1,B=10 76 A=10,B=1 57思考题6.1确定互补CMOS门中晶体管的尺寸DABB12222244661212CC 确定NAND和NOR门中晶体管的尺寸22111122 利用NAND实现比用NOR实现更好扇入的考虑假设所有的NMOS器件具有相同的尺寸，tpHL=0.69Reqn(C1+2C2+3C3+4CL)分布RC模型(Elmore延时)tpHL=0.69(R1·C1+(R1+R2)·C2+(R1+R2+R3)·C3+(R1+R2+R3+R4)·CL)注意：M1的电阻出现在所有项中，这使该器件试图最小化延时的时候显得尤为重要例6.4一个四输入互补CMOSNAND门 手工 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 的目的不是要提供传播延时完全精确的预测，而是要给出一个什么因素会影响延时的直观认识并帮助初步确定晶体管的尺寸tp与扇入的关系注意：应该避免扇入大于或等于4扇入的平方函数扇入的线性函数 互补CMOS的缺点 晶体管数目为2N，明显增加了它的实现面积 互补CMOS门的传播延时随扇入数迅速增加 一个门的无负载本征延时在最坏情况下是扇入数的二次函数tpHLtpLH大扇入时的设计技术调整晶体管尺寸 当心“自载效应” 只有当负载以扇出为主时放大尺寸才起作用逐级加大晶体管尺寸 降低了起主要作用的电阻，同时使得电容的增加保持在一定的范围内 缺点：版图复杂分布RC线M1>M2>M3>…>MN(最靠近输出的晶体管尺寸最小)重新安排输入 关键信号和关键路径的概念 把关键路径上的晶体管靠近门的输出端可以提高速度 In1In2In3M1M2M3In3In2In1M1M2M3criticalpathcriticalpath10111101chargedchargedchargedchargeddischargeddischarged延时取决于CL,C1和C2放电所需要的时间延时取决于CL放电所需要的时间重组逻辑结构 可能降低对扇入的要求，从而减少门的延时组合电路中的性能优化回顾：考虑性能反相器尺寸的确定 对于一个驱动负载CL的反相器链，它的最优扇出为f＝(CL/Cin)1/N N是反相器链的级数，Cin是该链中第一个门的扇入电容 反相器的基本延时公式：tp=tp0(1+Cext/Cg)=tp0(1+f/) 把前面的 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 延伸来解决复杂逻辑电路 复合门的基本延时公式：tp=tp0(p+gf/) f为等效扇出，又称为电气努力 p为该复合门和简单反相器的本征延时的比 g称为逻辑努力，表示一个门与一个反相器提供相同的输出电流时它所表现出的输入电容比反相器大多少例6.5复合门的逻辑努力gNAND=4/3，gNOR＝5/3ABABABAB2222Cg=4Cunit4411Cg=5Cunit延时与扇出的关系 直线的斜率就是该门的逻辑努力 它与纵轴的交点就是本征延时 可以通过调整等效扇出(调整晶体管尺寸)或通过选择具有不同逻辑努力的逻辑门来调整延时 门努力:h=fg归一化的延时扇出fNAND2:g=4/3,p=2INV:g=1,p=1复合门的路径延时 一条通过组合逻辑块的路径的总延时： 运用第五章对反相器采用的类似步骤来决定这条路径的最小延时 这条路径的最小延时决定每一级应当具有相同的门努力 f1g1＝f2g2＝…＝fNgN 对于逻辑链中的第i个门，可以得到其尺寸， 路径逻辑努力 G=gi 路径的有效扇出(电气努力) F=CL/Cg1 分支努力，考虑电路内部的逻辑扇出 b=(Con-path+Coff-path)/Con-path 路径分支努力 B=bi F=(fi/bi)=(fi)/B 总路径努力 H=hi=gifi=GFB 使路径延时最小的门努力 h=NH 通过该路径的最小延时 D=tp0(pj+N(NH)/)例6.6确定组合逻辑延时最小时的尺寸等效扇出：F=CL/Cg1=5路径逻辑努力：G=1x5/3x5/3x1=25/9路径分支努力：B=1(无分支)总路径努力：H=GFB=125/9,于是最优的每个门的努力h=4H=1.9根据门的类型，扇出系数：f1=1.93,f2=1.93x3/5=1.16,f3=1.16,f4=1.93门的尺寸：a=f1g1/g2=1.16，b=f1f2g1/g3=1.34，c=f1f2f3g1/g4=2.60思考题6.2确定反相器电路的尺寸CMOS逻辑门中的功耗 器件尺寸——影响实际电容 输入和输出上升下降时间——决定了短路功耗 器件阈值和温度——影响漏电功耗 开关活动性 静态部分（只与逻辑电路拓扑结构有关） 逻辑功能 信号统计特性 动态部分（电路时序特性引起的） 动态或虚假翻转 降低开关活动性的设计技术 逻辑重组、输入排序、分时复用资源、通过均衡信号路径来减少毛刺 静态翻转概率 α01=Pout=0Pout=1=P0(1-P0) 假设输入是独立的并均匀分布，任意N个扇入的静态门 计算两输入静态NOR门的α01=3/161、逻辑功能思考题6.3N个扇入的XOR门假设N个输入的XOR门的输入互不相关且均匀分布，推导出开关活动性因子的表达式α01=1/4CMOS逻辑门中的功耗 一个逻辑门的开关活动性与输入信号统计特性密切相关 令Pa和Pb为输入A和B分别等于1的概率 α01=P0P1=(1-(1-Pa)(1-Pb))(1-Pa)(1-Pb) 2、信号统计特性CLABBAPaPb0101CMOS逻辑门中的功耗思考题6.4静态逻辑门的功耗对于基本逻辑门(AND,OR,XOR)推导出0→1的输出翻转概率。ForC:P01=P0P1=(1-PA)PA=0.50.5=0.25ForZ:P01=P0P1=(1-PCPB)PCPB=(1–(0.50.5))(0.50.5)=3/16 P01=Pout=0Pout=1 NOR (1-(1-PA)(1-PB))(1-PA)(1-PB) OR (1-PA)(1-PB)(1-(1-PA)(1-PB)) NAND PAPB(1-PAPB) AND (1-PAPB)PAPB XOR (1-(PA+PB-2PAPB))(PA+PB-2PAPB) 由于信号在空间和时间上都存在相关性，这一事实使开关活动性的估计更为复杂 必须考虑信号间的相关性 p(Z=1)=p(B=1)&p(C=1|B=1)=03、信号间的相关性重新会聚的扇出CMOS逻辑门中的功耗 起因：门之间的非零传播延时 概念：在一个时钟周期内一个节点在稳定到正确的逻辑电平之前可以出现多次翻转4、动态或虚假翻转ABCXZ101000ABXZCCMOS逻辑门中的功耗 毛刺构成了功耗的很大一部分Out1Out2Out3Out4Out51图6.22NAND门逻辑链中的毛刺CMOS逻辑门中的功耗降低开关活动性的设计技术1、逻辑重组改变逻辑电路的拓扑结构可以降低它的功耗结论：对于随机输入，链形实现比树形实现总体上具有较低的开关活动性（忽略毛刺）ABCDFABCDO2FO1O2O10.50.53/160.50.50.50.50.50.57/6415/2563/163/1615/256AND:P01=P0P1=(1-PAPB)PAPB2、输入排序 降低开关活动性的设计技术ABCF0.50.20.1BCAXF0.20.10.5结论：推迟输入具有较高翻转率的信号(即信号概率接近0.5的信号)(1-0.50.2)(0.50.2)=0.09(1-0.20.1)(0.20.1)=0.0196降低开关活动性的设计技术3、分时复用资源 A.并行数据传送B.串联数据传送图6.25并行传送及分时复用的数据总线CtACtBC0101tAB结论：避免对具有独特数据特性的数据流采用分时复用降低开关活动性的设计技术4、通过均衡信号路径来减少毛刺 电路中产生毛刺主要是由于在电路中路径长度失配引起的 信号时序上的这一不失配一般都是由于相对于电路的原始输入信号路径的长度不同而引起的A.对毛刺敏感的电路B.消除毛刺的电路结论：使信号路径长度匹配可以减少毛刺6.2.2有比逻辑概念 有比逻辑试图减少实现一个给定逻辑功能所需要的晶体管数目，但它经常以降低稳定性和付出额外功耗为代价 由一个实现逻辑功能的NMOS下拉网络和一个简单的负载器件组成In1In2PDNIn3FVDD负载In1In2PDNIn3FVDDPMOS负载A.一般情况B.伪NMOS概念 由于输出端的电压摆幅及门的总体功能取决于NMOS和PMOS的尺寸比，所以此电路称为有比电路 计算伪NMOSdc传输特性 Vin=VDD，通过驱动器和负载器件的电流相等 NMOS器件处于线性工作区，PMOS负载处于饱和状态面积和负载静态功耗例6.7伪NMOS反相器考虑一个简单的伪NMOS反相器，NMOS的尺寸为0.5m/0.25m。我们研究缩小PMOS器件尺寸的效果，以说明其对各种参数的影响。一个较大的上拉器件不仅提高了性能，同时也由于增加了VOL而使静态功耗增加和噪声容限减小思考题6.5伪NMOS中NOR门和NAND门的对比若在NOR或NAND逻辑之间做出选择，在伪NMOS中你倾向于用哪一种来实现。如何建立一个更好的负载器件差分串联电压开关逻辑(DCVSL) 差分逻辑：每一个输入输出都具有互补的形式 正反馈机制：在不需要负载器件时将其关断In1In2PDN1OutIn1In2PDN2Out100onoffoffononoffonoff1DCVSL的例子OutOutBAABBB例6.8DCVSL瞬态响应下图是DCVSL的一个AND/NAND门瞬态响应的例子设计考虑：单端门与差分门差分门vs.单端门 优点： 使所需要的门的数目减少一半 避免了由于增加反相器引起的时差问题 缺点： 使需要布置的导线数量加倍 动态功耗较高6.2.3传输管逻辑传输管基本概念 通过允许原始输入驱动栅端和源-漏端来减少实现逻辑所需要的晶体管数目 传输管实现的AND门 属于静态门：在所有情况下，电源和地之间都存在一条低阻抗的通路 N个晶体管代替2N个(减少了器件的数目) 没有静态功耗 无比电路 双向(vs.单向) 体效应–x处存在很大的VSB–当拉高的时候(B接GND，S充电接近VDD) 器件受体效应的影响，情况更糟例6.9传输管电路的电压摆幅下图的瞬态响应表示一个NMOS正在充电一个电容串联NMOS的PT传输管门不应当象左图这么串联右图的逻辑避免了静态功耗，减小了噪声容限B=VDDOutM1yM2y=VDD-VTn1-VTn2xM1B=VDDOutyM2y=VDD-VTn1C=VDDA=VDDC=VDDA=VDDx=VDD-VTn1GSGS例6.10传输管AND门的VTC传输管逻辑的VTC也与数据有关纯传输管门是不能使信号再生的–在经过许多连续的级后可以看到信号逐渐减弱。(这可以通过间或插入一个CMOS反相器来弥补)差分传输管逻辑(CPLorDPL)ABPTNetworkInversePTNetworkFFABBAND/NANDABBOR/NORABXOR/XNORAAB 基本原理：接受真输入及其互补输入并产生真输出及其互补输出(B)传输电路举例图6.37差分传输管逻辑CPL的特点由于电路是差分方式，所以总是存在互补的数据输入和输出差分方式的优点就是某些复杂的门(如XOR和加法器)可以有效地用少量的晶体管来实现由于每个信号的两种极性都存在，不需要额外的反相器静态门类型，因为定义为输出的节点总是通过一个低阻路径连到VDD和GND设计具有模块化的特点。所有的门都采用完全相同的拓扑结构，只是输入的排列不同而已 由于CPL可以构成一个简单的XOR以及它能很容易地实现多路开关，因此它对于实现如加法器和乘法器这样的结构很有吸引力。 设计者不要忽略互补信号所需的隐含的布线开销例6.11CPL中的四输入NAND稳定有效的传输管设计方法1：电平恢复 节点x可上拉到VDD(由于电平恢复)，这就消除了反相器中的任何静态功耗 在电平恢复器和传输管中没有静态电流路径存在，因为恢复器只有在A为高电平时才有效 为使这个电路正确工作，必须仔细确定晶体管的尺寸(有比)例6.12确定电平恢复器的尺寸电平恢复器对器件切换速度和功耗的影响：增加tr，就增加了内部节点x上的电容，从而减慢了这个门的速度；(但是减少tf)节点x不能降低到反相器的开关阈值以下，因此不能使输出切换稳定有效的传输管设计方法2：多种阈值晶体管 工艺上解决：使用零阈值器件的NMOS传输管可以消除大部分阈值损失(体效应仍然会阻止全摆幅达到VDD) 对功耗有负面影响，这是由于即使VGS低于VT，也仍然会有亚阈值电流流过传输管OutIn2=0VIn1=2.5VA=2.5VB=0VlowVTtransistorssneakpathonoffbutleaking稳定有效的传输管设计方法3：传输门逻辑 最广泛使用的方法 由栅信号C控制的全摆幅双向开关。当C=1时，A=B 虽然传输门需要2个晶体管和较多的控制信号，但它能得到从电源轨线至轨线电压的摆幅ABCABCBC=VDDA=VDDBC=VDDA=GND稳定有效的传输管设计举例：传输门多路开关SSABFVDDM2M1GNDVDDABSS稳定有效的传输管设计举例：传输门XORAABM2M1BM3/M4传输管和传输门逻辑的性能图6.48在由低至高翻转时模拟得到的传输门等效电阻思考题6.7放电期间的等效电阻模拟一个传输门在由高至低翻转时的等效电阻N个传输门串联网络的延时：这意味着传播延时正比于n2，因此随着链中开关数目的增加而迅速增加 很明显使用长传输管链会使延时大大增加 解决长延时问题最常用的办法是每隔m个传输门开关切断串联链并插入一个缓冲器 所得到的延时与开关数目n成线性关系 最优数目 显然每段开关的数目随tbuf值的增加而增加 典型值等于3或4例6.13传输门链的延时6.3动态CMOS设计动态逻辑，既能减少晶体管的数目，又能避免静态功耗通过增加一个时钟输入，它可以相继完成预充电和条件求值两个阶段6.3.1动态逻辑：基本原理 2个主要阶段：预充电(CLK=0)；求值(CLK=1)输出的情况一旦动态门的输出放电就不可能再充电，直到进行下一次预充电门的输入在求值期间最多只能有一次变化在求值期间如果下拉网络关断，则输出有可能处于高阻抗状态，状态保存在CL动态逻辑门的重要特性：逻辑功能由NMOS下拉网络实现晶体管的数目明显少于静态情况：为N+2而不是2N无比的逻辑门只有动态功耗具有较快的开关速度设计考虑用对偶的方法来实现另一形态的动态逻辑p型动态门的缺点是比n型动态门慢6.3.2动态逻辑的速度和功耗预充电周期的时间可以通过改变PMOS预充电管的尺寸来调整。然而应当避免PMOS太大，因为它会降低门的速度并增加时钟线上的电容负载例6.15一个四输入的动态NAND门 #Trns VOH VOL VM NMH NML tpHL tpLH tp 6 2.5V 0V VTn 2.5-VTn VTn 110ps 0ns 83ps静态门的参数与时间有关 输出电压下降的数量与输入电压以及允许的求值时间密切相关 如果求值时间很短，那么噪声电压必须很大才会破坏信号，换言之，开关阈值确实与时间相关动态门的功耗 正面考虑 实际电容较小 每个时钟周期最多只能翻转一次 不存在短路功耗 负面考虑 时钟功耗很大 晶体管数目大于实现该逻辑所要求的最小一组晶体管 当增加抗漏电器件时，可能有短路功耗 由于周期性的预充电和放电操作，表现出较高的开关活动性 对于均匀分布的输入，N个输入门的翻转概率为α0→1=N0/2N例6.16动态逻辑的活动性估计A.静态NOR门B.n型动态NOR门C.真值表 A B Out 0 0 1 0 1 0 1 0 0 1 1 06.3.3动态设计中的信号完整性问题 电荷泄漏 电荷分享 电容耦合 时钟馈通思考题6.8活动性计算计算四输入动态NAND门的活动性因子，假设各输入是独立的并且PA=1=0.2；PB=1=0.3；PC=1=0.5和PD=1=0.4电荷泄漏 动态电路要求一个最低的时钟频率，一般在几千赫兹左右CLKCLKOutA=0MpMeLeakagesourcesCLKVOutPrechargeEvaluate1234A.漏电来源B.对波形的影响例6.17动态电路中的漏电考虑所有器件都为0.5m/0.25m的简单反相器分析：由于PMOS上拉提供的漏电流，输出稳定在由下拉和上拉器件组成的电阻分压器决定的一个中间电压上 电荷泄漏的解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 增加一个泄漏晶体管(伪NMOS型的上拉器件)，来补偿由于下拉漏电路径造成的电荷损失 泄漏管通常以反馈形式实现，以同时消除静态功耗电荷分享 原本存储在电容CL上的电荷就在CL和Ca之间重新分配，这就造成输出电压下降。Vout过低会引起静态功耗，以及电路工作可能出错 当Vout=－VDD(Ca/(Ca+CL))的值足够大，使得Vout低于它所驱动的门的开关阈值，电路工作就会出错CLKCLKB=0AOutMpMe例6.18电荷分享在什么条件下会造成节点y上电压降的最坏情况?(假设在预充电工作期间所有位于低电平，所有所隔离的内部节点开始时为0V) 电荷再分布的解决方案 使用时钟驱动的晶体管对关键的内部节点预充电(以增加面积和电容为代价)电容耦合 对串扰的影响非常敏感，因为①输出节点的较高阻抗和②电容耦合 Out2的变化又会通过晶体管M4的栅-源和栅-漏电容耦合到Out1CLKCLKB=0A=0Out1MpMeOut2In动态NAND静态NAND=1=0M1M2M6M4M5VDDVDD 回栅耦合的影响 电容耦合引起Out1显著降低，所以Out2不能全程下降至0VVoltageTime,nsCLKInOut1Out2时钟馈通 它是由在预充电器件的时钟输入和动态输出节点之间的电容耦合引起的效应 Out和CLK输入之间的耦合电容由预充电器件的栅-漏电容组成 快速上升和下降的时钟边沿会耦合到信号节点Out上CLKCLKBAOutMpMeVDD6.3.4串联动态门 直接串联动态门形成多级逻辑结构的方法并不可行 电荷损失导致噪声容限降低并可能引起功能出错 解决方案： 只要在求值期间输入只能进行单个的0→1翻转就能保证正确工作CLKCLKOut1InMpMeMpMeCLKCLKOut2VtVDDVDD多米诺逻辑基本概念 一个n型动态逻辑块后面接一个静态反相器构成In1In2PDNIn3MeMpCLKCLKOut1In4PDNIn5MeMpCLKCLKOut2Mkp11100001VDDVDD 多米诺逻辑的名字来历 有如一条崩塌的多米诺骨牌线! 多米诺CMOS的特点 只能实现非反相逻辑 可以达到非常高的速度：只存在上升沿的延时，而tpHL等于0图6.65取消求值晶体管时预充电的传播效应。该电路也存在静态功耗较好的做法是总是采用求值器件解决多米诺逻辑非反相的问题 采用差分逻辑－差分(双轨)多米诺逻辑门 在原理上类似于DCVSL结构，但它采用一个预充电负载而不是一个静态交叉耦合的PMOS负载ABMeMpClkClkMf1ClkOut=ABMf2Mp1010onoffVDDVDD说明：晶体管Mf1和Mf2的作用是在时钟较长时间处于高电平时仍保持该电路为静态(泄漏器)；该电路不是有比电路多米诺逻辑门的优化 为了在求值期间加速电路，采用一个较小的NMOS器件和一个较大的PMOS器件来实现静态反相器 一种减少面积的优化方法是多输出多米诺逻辑 某些输出是其他输出的子集 组合多米诺 较大的上下堆叠的动态结构由扇出较小的并行结构及复合CMOS门所代替 一个重要的考虑是与回栅耦合相关的问题np-CMOS 它使用两种类型(n型树和p型树)的动态逻辑，因而避免了在关键路径中由多米诺逻辑引入的额外静态反相器 利用了n型树和p型树逻辑门之间的对偶性来消除串级问题 缺点：P型树模块比n型树模块慢；门之间也存在与动态节点的连线111000016.4设计综述6.4.1如何选择逻辑类型 是否易于设计，稳定性(抗噪声能力)，面积，速度或功耗 当前的趋势是互补静态CMOS的运用增多。这一倾向是由于在逻辑设计层次上越来越多地运用了设计自动化工具，而且这些工具非常重视提高稳定性，更适合于按比例降低电压4-inputNAND*双轨 逻辑类型 晶体管数目 易于实现？ 有比？ 延时 功耗 CompStatic 8 1 N 3 1 CPL* 12+2 2 N 4 3 domino 6+2 4 N 2 2+clk DCVSL* 10 3 Y 1 4END