数字电路课件

nullnull 目 录逻辑门电路组合逻辑电路触发器时序逻辑电路中规模集成电路可编程逻辑器件PLDVHDL数字系统 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 数字逻辑基础第一章第二章第三章第四章第五章第六章第七章第八章第九章第十章第十一章硬件描述语言VHDL数字系统设计第一章 数字逻辑基础第一章 数字逻辑基础§1-1 数制与编码§1-2 逻辑代数基础§1-3 逻辑函数的标准形式§1-4 逻辑函数的化简小结§1-1 数制与编码§1-1 数制与编码 进位计数制数制转换数值数据的 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示常用的编码§1-2 逻辑代数基础§1-2 逻辑代数基础逻辑变量及基本逻辑运算逻辑函数及其表示方法 逻辑代数的运算公式和规则§1-3 逻辑函数的标准形式§1-3 逻辑函数的标准形式函数表达式的常用形式逻辑函数的标准形式§1-4 逻辑函数的简化§1-4 逻辑函数的简化代数法化简函数图解法化简函数 逻辑函数简化中的几个实际问题null进位计数制1、十进制=3 102 + 3 101+ 3 100+ 3 10-1 +3 10-2特点：1)基数10，逢十进一，即9+1=103)不同数位上的数具有不同的权值10i。 4)任意一个十进制数，都可按其权位 展成多项式的形式(333.33)10位置计数法按权展开式(N)10=(Kn-1  K1 K0. K-1 K-m)10 2)有0-9十个数字符号和小数点，数码K i从0-9=Kn-1 10n-1++K1101+K0100+K-1 10-1++K-m 10-m返 回数基表示相对小数点 的位置null返 回null常用数制对照表返 回数 制 转 换数 制 转 换十进制非十进制非十进制十进制二进制八、十六进制八、十六进制二进制十进制与非十进制间的转换非十进制间的转换返 回十进制转换成二进制十进制转换成二进制 整数部分的转换除基取余法：用目标数制的基数（R=2）去除十进制数，第一次相除所得余数为目的数的最低位 K0，将所得商再除以基数，反复执行上述过程，直到商为“0”，所得余数为目的数的最高位Kn-1。例：（81）10=（？）2得：（81）10 =（1010001）24020105201K00K10K20K31K40K51K61返 回十进制转换成二进制十进制转换成二进制小数部分的转换乘基取整法：小数乘以目标数制的基数（R=2），第一次相乘结果的整数部分为目的数的最高位K-1，将其小数部分再乘基数依次记下整数部分，反复进行下去，直到小数部分为“0”，或满足要求的精度为止（即根据设备字长限制，取有限位的近似值）。例： （0.65）10 =( ? )2 要求精度为小数五位。0.65K-10.3K-20.6K-30.2K-40.4K-50.8由此得：(0.65)10=(0.10100)2综合得：(81.65)10=(1010001.10100)2返 回如2-5，只要求到小 数点后第五位十进制二进制八进制、十六进制非十进制转成十进制非十进制转成十进制方法：例：返 回非十进制间的转换非十进制间的转换 二进制与八进制间的转换返 回从小数点开始，将二进制数的整数和小数部分每三位分为一组，不足三位的分别在整数的最高位前和小数的最低位后加“0”补足，然后每组用等值的八进制码替代，即得目的数。例8： 11010111.0100111 B = ? Q 11010111.0100111 B = 327.234 Q11010111.0100111小数点为界000723234非十进制间的转换返 回非十进制间的转换 二进制与十六进制间的转换从小数点开始，将二进制数的整数和小数部分每四位分为一组，不足四位的分别在整数的最高位前和小数的最低位后加“0”补足，然后每组用等值的十六进制码替代，即得目的数。例9： 111011.10101 B = ? H 111011.10101 B = 3B.A8 H111011.10101小数点为界00000B3A8数值数据的表示数值数据的表示一、真值与机器数二、带符号二进制数的代码表示1. 原码[X]原：符号位+尾数部分（真值）原码的性质：返 回数值数据的表示数值数据的表示2. 反码[X]反：符号位+尾数部分 反码的性质正数：尾数部分与真值形式相同负数：尾数为真值数值部分按位取反X2 = -4[X1]反 = 00000100[X2]反 = 111110113、补码[X]补：符号位+尾数部分正数：尾数部分与真值同即[X]补 = [X]正负数：尾数为真值数值部分按位取反加1 即[X]补 = [X]反 + 1返 回数值数据的表示数值数据的表示补码的性质：符号位+ 尾数应用：两个符号位（S1S0）都作为数值一起参与运算，运算结果的符号如两个符号位相同，结果正确；不同则溢出。判断是否有溢出方法：4、变形补码[X]变补：常用编码常用编码常用的编码： 自然二进制码常用四位自然二进制码，表示十进制数0--15，各位的权值依次为23、22、21、20。 格雷码2.编码还具有反射性，因此又可称其为反射码。1.任意两组相邻码之间只有一位不同。注：首尾两个数码即最小数0000和最大数1000之间也符合此特点，故它可称为循环码返 回常用编码常用编码常用的编码：（二）二—十进制BCD码 有权码有权码表示十进制数符： D = b3w3 + b2w2 + b1w1 + b0w0 + c 偏权系数c = 0时为有权码。1 8421BCD（NBCD）码2 7 6 . 8 ↓ ↓ ↓ ↓ 010 0111 0110 1000例：（276.8）10 =（ ？ ）NBCD（276.8）10 =（0010011101101000）NBCD返 回常用编码常用的编码： 无权码2.其它有权码1 .余3码余3码中有效的十组代码为0011～1100代表十进制数0--92 .其它无权码 字符编码ASCII码：七位代码表示128个字符 96个为图形字符 控制字符32个。常用编码返 回§1-5 逻辑代数基础§1-5 逻辑代数基础逻辑变量及基本逻辑运算逻辑函数及其表示方法 逻辑代数的运算公式和规则逻辑变量及基本逻辑运算逻辑变量及基本逻辑运算一、逻辑变量取值：逻辑0、逻辑1。逻辑0和逻辑1不代表数值大小，仅表示相互矛盾、相互对立的两种逻辑状态二、基本逻辑运算与运算或运算非运算返 回null与逻辑真值表与逻辑关系表与逻辑开关A开关B灯F断 断 断 合 合 断合 合灭 灭 灭亮ABF1 01 10 10 00010只有决定某一事件的所有条件全部具备，这一事件才能发生null或逻辑真值表或逻辑 1ABF1 01 10 10 01110F= A + B+ ...+ N返 回null返 回非逻辑非逻辑真值表1AF0110三、复合逻辑运算与非逻辑运算或非逻辑运算与或非逻辑运算null异或运算ABF1 01 10 10 01100=1同或运算返 回逻辑函数及其表示方法逻辑函数及其表示方法一、逻辑函数用有限个与、或、非逻辑运算符，按某种逻辑关系将逻辑变量A、B、C、...连接起来，所得的表达式F = f（A、B、C、...）称为逻辑函数。二、逻辑函数的表示方法取值：逻辑0、逻辑1。逻辑0和逻辑1不代表数值大小，仅表示相互矛盾、相互对立的两种逻辑态nullF断“0”合“1”亮“1”灭“0”0000110 挑出函数值为1的项1 每个函数值为1的输入变量取值组合写成一个乘积项 这些乘积项作逻辑加返 回null返 回null2.1 逻辑代数的运算公式和规则 公理、定律与常用公式0 0 = 00 1 =1  0 =0 1 1 = 10+ 0 = 00+ 1 =1 + 0 =1 1+ 1 = 1A B = B  A A+ B = B + A (A B) C = A (B C) (A+ B)+ C = A+ (B+ C) A ( B+ C ) = A B+ A C A+ B  C =( A+ B) (A+ C )A 0=0 A+ 1=1A 1=A A+ 0=AA A=A A+ A=AA+A B=A A  (A+B)=Anull证明方法A B 1110111010001000 返 回null等式右 边公式可推广：返 回 null逻辑代数的运算公式和规则 三个基本运算规则任何一个含有某变量的等式，如果等式中所有出现此变量的位置均代之以一个逻辑函数式，则此等式依然成立得由此反演律能推广到n个变量：利用反演律null基本运算规则对于任意一个逻辑函数式F，做如下处理： 若把式中的运算符“.”换成“+”, “+” 换成“.”; 常量“0”换成“1”，“1”换成“0”； 原变量换成反变量，反变量换成原变量那么得到的新函数式称为原函数式F的反函数式。注：① 保持原函数的运算次序--先与后或，必要时适当地加入括号② 不属于单个变量上的非号有两种处理方法 非号保留，而非号下面的函数式按反演规则变 换 将非号去掉，而非号下的函数式保留不变 F(A、B、C)其反函数为或返 回 null基本运算规则对于任意一个逻辑函数，做如下处理：1）若把式中的运算符“.”换成“+”，“+”换成“.”；2）常量“0”换成“1”，“1”换成“0”得到新函数式为原函数式F的对偶式F′，也称对偶函数 对偶规则：如果两个函数式相等，则它们对应的对偶式也相等。即 若 F1 = F2 则F1′= F2′。使公式的数目增加一倍。 求对偶式时运算顺序不变，且它只变换运算符和常量，其变量是不变的。注： 函数式中有“”和“⊙”运算符，求反函数及对偶函数时，要将运算符“”换成“⊙”， “⊙”换成“”。 其对偶式返 回null函数表达式的常用形式 五种常用表达式F(A、B、C)“与―或”式“或―与”式“与非―与非”式 “或非―或非”式“与―或―非”式 表达式形式转换返 回利用还原律 利用反演 律§2.1.3 逻辑函数的简化§2.1.3 逻辑函数的简化代数法化简函数图解法化简函数 逻辑函数简化中的几个实际问题逻辑函数的简化 逻辑电路所用门的数量少 每个门的输入端个数少 逻辑电路构成级数少  逻辑电路保证能可靠地工作逻辑函数的简化返 回null最简式的标准 首先是式中乘积项最少 与或表达式的简化代数法化简函数与门的输入端个数少 消项：利用A + AB = A消去多余的项ABnull代数法化简函数解： 或与表达式的简化返 回逻辑函数的卡诺图简化法逻辑函数的卡诺图简化法什么是卡诺图 从而引入最小项 首先讲什么是最小项以及最大项 最小项和最大项分别具有什么样的性质null逻辑函数的标准形式n个变量有2n个最小项，记作mi3个变量有23（8）个最小项m0m100000101n个变量的逻辑函数中，包括全部n个变量的乘积项（每个变量必须而且只能以原变量或反变量的形式出现一次）一、 最小项和最大项最小项二进制数十进制数编号null0 0 1A B C0 0 0100000000100000011三变量的最小项 最小项的性质： 同一组变量取值任意两个不同最小项的乘积为0。即mimj=0 (i≠j)null 最大项n个变量有2n个最大项，记作in个变量的逻辑函数中，包括全部n个变量的和项（每个变量必须而且只能以原变量或反变量的形式出现一次） 同一组变量取值任意两个不同最大项的和为1。即Mi+Mj=1 (i≠j) 全部最大项之积为0，即 任意一组变量取值，只有一个最大 项的值为0，其它最大项的值均为1返 回null 最小项与最大项的关系相同编号的最小项和最大项存在互补关系即: mi =Mi Mi =mi若干个最小项之和表示的表达式F，其反函数F可用等同个与这些最小项相对应的最大项之积表示。==返 回null逻辑函数的标准形式 从真值表找出F为1的对应最小项解: 然后将这些项逻辑加F(A、B、C)null2.2逻辑函数的卡诺图化简法 卡诺图（K图）A B0 00 11 01 1 m0 m1 m2 m3ABABAB1010 m0 m1 m2 m3 miABC01000111100001111000011110 m0 m1 m2 m3 m4 m5 m6 m7 m0 m1 m2 m3 m4 m5 m6 m7 m12 m13 m14 m15 m8 m9 m10 m11ABCDnull图形法化简函数 k图为方形图。n个变量的函数--k图有2n个小方格，分别对应2n个最小项； k图中行、列两组变量取值按循环码规律排列，使变量各最小项之间具有逻辑相邻性。 有三种几何相邻：邻接、相对（行列两端）和对称（图中以0、1分割线为对称轴）方格均属相邻 几何相邻的2i（i = 1、2、3…n）个小格可合并在一起构成正方形或矩形圈，消去i个变量，而用含（n - i）个变量的积项标注该圈。动画返 回null图形法化简函数 与或表达式的简化 先将函数填入相应的卡诺图中，存在的最小项对应的方格填1，其它填0。 合并：按作圈原则将图上填1的方格圈起来，要求圈的数量少、范围大，圈可重复包围但每个圈内必须有新的最小项。 每个圈写出一个乘积项。按取同去异原则 最后将全部积项逻辑加即得最简与或表达式返 回null 根据函数填写卡诺图1、已知函数为最小项表达式，存在的最小项对应的格填1，其余格均填0。2、若已知函数的真值表，将真值表中使函数值为1的那些最小项对应的方格填1，其余格均填0。例子3、函数为一个复杂的运算式，则先将其变成与或式，再用直接法填写。例子 作圈的步骤1、孤立的单格单独画圈2、圈的数量少、范围大，圈可重复包围但每个圈内必须有新的最小项3、含1的格都应被圈入，以防止遗漏积项图形法化简函数返 回null例1：直接给出函数的真值表求函数的最简与或式。见例1例2：直接给出函数的复杂的运算式。见例2例4：含有无关项的函数的化简。图形法化简函数返 回null 含有无关项的函数的化简 填函数的卡诺图时只在无关项对应的格内填任意符号“Φ”、“d或“×”。处理方法：对于变量的某些取值组合，所对应的函数值是不定。通常约束项和任意项在逻辑函数中统称为无关项 化简时可根据需要视为“1”也可视为“0”，使函数化到最简。例子图形法化简函数返 回null解：ABAC图形法化简函数null例：图中给出输入变量A、B、C的真值表，填写函数的卡诺图 1 11图形法化简函数null例：图中给出输入变量A、B、C的真值表，填写函数的卡诺图 1 11F=+得：图形法化简函数null解： 填函数的卡诺图1111111 化简不考虑约束条件时：考虑约束条件时：null解：ACADBC化简得：最简与非—与非式为：图形法化简函数第三章 逻辑门电路第三章 逻辑门电路§3-1 MOS集成逻辑门§3-2 TTL与非门工作原理§3-3 射极耦合逻辑门电路§3-4 砷化镓集成逻辑门§3-5 逻辑描述中的几个问题§3-6 逻辑门电路使用中的几个实际问题小结内容概述§3-1 典型TTL与非门工作原理§3-1 典型TTL与非门工作原理TTL与非门TTL与非门工作原理TTL与非门的工作速度TTL与非门的外特性及主要参数§3-2 其它类型TTL门电路§3-2 其它类型TTL门电路三态逻辑门（TSL）集电极开路TTL“与非”门（OC门）null内容概述双极型集成逻辑门MOS集成逻辑门按器件类型分按集成度分SSI（100以下个等效门）MSI（〈103个等效门）LSI （〈104个等效门）VLSI（>104个以上等效门）基本逻辑门的基本结构、工作原理以及外部特性nullTTL与非门电路返回nullTTL与非门工作原理 输入端至少有一个接低电平0 .3V3 .6V3 .6V1V3 .6VT1管:A端发射结导通，Vb1 = VA + Vbe1 = 1V， 其它发射结均因反偏而截止. 5-0.7-0.7=3.6VVb1 =1V,所以T2、T5截止, VC2≈Vcc=5V, T3：微饱和状态。 T4：放大状态。 电路输出高电平为：5V返回null 输入端全为高电平3 .6V3 .6V2.1V0 .3VT1:Vb1= Vbc1+Vbe2+Vbe5 = 0.7V×3 = 2.1V因此输出为逻辑低电平VOL = 0.3V3 .6V发射结反偏而集电极正偏.处于倒置放大状态T2：饱和状态T3：Vc2 = Vces2 + Vbe5≈1V，使T3导通，Ve3 = Vc2-Vbe3 = 1-0.7≈0.3V，使T4截止。T5：深饱和状态，返回TTL与非门工作原理null返回 输入端全为高电平，输出为低电平 输入至少有一个为低电平时，输出为高电平由此可见电路的输出和输入之间满足与非逻辑关系TTL与非门工作原理TTL与非门工作速度TTL与非门工作速度存在的问题 1 与非门内部晶体管工作在饱和状态对电路开关速度产生影响； 2 与非门输出端接容性负载时对工作速度产生影响。 采取的措施 1 采用多发射极晶体管T1，加速T2管脱离饱和状态。 2 T4和T5同时导通，加速T5管脱离饱和状态。 3 降低与非门的输出电阻，减小对对负载电容的充电时间。nullTTL“与非”门的外特性及主要参数 电压传输特性TTL“与非”门输入电压VI与输出电压VO之间的关系曲线，即 VO = f（VI）返回nullVoffVOHVonVOLTTL“与非”门的外特性及主要参数 抗干扰能力关门电平V OFF输出高电平电压V OH开门电平V ON输出低电平电压VOL低电平噪声容限V NL：V NL= V OFF - VOL高电平噪声容限V NH：V NH= V OH - VON噪声容限：表示门电路抗干扰能力的参数nullTTL“与非”门的外特性及主要参数 输入特性输入电流与输入电压之间的关系曲线，即II = f（VI）1. 输入短路电流ISD（也叫输入低电平电流IIL）当VIL = 0V时由输入端流出的电流2. 输入漏电流IIH（输入高电平电流）指一个输入端接高电平，其余输入端接低电平，经该输入端流入的电流。约10μA左右返回null 扇入系数Ni和扇出系数NO1. 扇入系数Ni是指合格的输入端的个数2. 扇出系数NO是指在灌电流（输出低电平）状态下驱动同类门的个数。其中IOLmax为最大允许灌电流，,IIL是一个负载门灌入本级的电流（≈1.4mA）。No越大，说明门的负载能力越强返回TTL“与非”门的外特性及主要参数null平均传输延迟时间tpd导通延迟时间tPH：L输入波形上升沿的50%幅值处到输出波形下降沿50% 幅值处所需要的时间，截止延迟时间tPLH：从输入波形下降沿50% 幅值处到输出波形上升沿50% 幅值处所需要的时间，平均传输延迟时间tpd：TTL“与非”门的外特性及主要参数 是表示门电路开关速度的参数，它是指门电路在 输入脉冲波形的作用下，输出波形相对于输入波形延迟了多少时间nullTTL与非门工作速度存在问题：TTL门电路工作速度相对于MOS较快，但由于当输出为低电平时T5工作在深度饱和状态，当输出由低转为高电平，由于在基区和集电区有存储电荷不能马上消散，而影响工作速度。改进型TTL与非门可能工作在饱和状态下的晶体管T1、T2、T3、T5都用带有肖特基势垒二极管（SBD）的三极管代替，以限制其饱和深度，提高工作速度返回null返回改进型TTL与非门 增加有源泄放电路1、提高工作速度减少了电路的开启时间缩短了电路关闭时间2、提高抗干扰能力T2、T5同时导通，因此电压传输特性曲线过渡区变窄，曲线变陡，输入低电平噪声容限VNL提高了0.7V左右§3-2 其它类型TTL门电路§3-2 其它类型TTL门电路三态逻辑门（TSL）null集电极开路TTL“与非”门（OC门）10当将两个TTL“与非”门输出端直接并联时：产生一个大电流 1、抬高门2输出低电平 2、会因功耗过大损坏门器件注：TTL输出端 不能直接并联返回null集电极开路TTL“与非”门（OC门）当输入端全为高电平时，T2、T5导通，输出F为低电平；输入端有一个为低电平时，T2、T5截止，输出F高电平接近电源电压VC。 OC门完成“与非”逻辑功能逻辑符号：输出逻辑电平： 低电平0.3V 高电平为VC（5-30V）返回null 负载电阻RL的选择（自看作考试内容）集电极开路TTL“与非”门（OC门）返回null集电极开路TTL“与非”门（OC门）OC门需外接电阻，所以电源VC可以选5V—30V，因此OC门作为TTL电路可以和其它不同类型不同电平的逻辑电路进行连接返回null三态逻辑门（TSL）10输出F端处于高阻状态记为ZZ返回null低电平使能高电平使能返回null 三态门的应用1. 三态门广泛用于数据总线结构任何时刻只能有一个控制端有效，即只有一个门处于数据传输，其它门处于禁止状态2. 双向传输当E=0时，门1工作，门2禁止，数据从A送到B；E=1时，门1禁止，门2工作，数据从B送到A。返回三态逻辑门（TSL）§2-3 ECL集成逻辑门§2-3 ECL集成逻辑门ECL“或/或非”门电路ECL门的主要优缺点ECL逻辑门电路ECL逻辑门电路标准TTL门电路的晶体管工作在饱和区，工作速度受到限制。如果将晶体管工作状态由饱和改为非饱和，可以从根本上提高电路的工作速度。发射极耦合逻辑电路（ECL）是非饱和型高速数字集成电路，平均传输延迟时间小于2ns ，是目前唯一能提供亚豪微秒开关时间的实用电路。主要应用于每秒运算百万次以上的大型高速计算机，数字通信系统等方面。ECL门电路工作原理 ECL门电路的主要特点null返回ECL“或/或非”门电路null1、开关速度高2、逻辑功能强3、负载能力强1、功耗较大2、抗干扰能力差：逻辑摆幅为0.8V左右，噪声容限VN一般约300mVECL“或/或非”门电路返回§2-4 I2L集成逻辑门§2-4 I2L集成逻辑门I2 L基本单元电路I2 L门电路I2 L的主要优缺点nullTTL和ECL工作速度较高，但是电路复杂，功耗较大，因此无法满足高密度大规模集成电路的制造需要。20世纪70年代初研制成功的集成注入逻辑电路（I2L）结构简单，功耗低，特别适合于大规模集成电路的制造。I2L发展速度快，在大规模和超大规模集成电路中得到广泛应用。例如单片机，电子表等。nullI2 L基本单元电路 电路的组成T2的驱动电流是由T1射极注入的，故有注入逻辑 工作原理1、当VA = 0.1V低电平时，T2截止，I0从输入端A流出，C1、C2和C3输出高电平2、当A开路（相当于输入高电平）时，I0流入T2的基极，T2饱和导通，C1、C2和C3输出低电平。返回nullI2 L门电路逻辑功能：返回nullI2 L的主要优缺点1. 集成度高2. 功耗小3. 电源电压范围宽4. 品质因素最佳5. 生产工艺简单电流在1nA～1mA范围内均能正常工作I2L的品质因数只有（0.1～1）pJ/门1. 开关速度低2. 噪声容限低I2L的逻辑摆幅仅700mV左右，比ECL还低，但其内部噪声小，因此电路能正常工作3. 多块一起使用时，由于各管子输入特性的离散性，基极电流分配会出现不均的现象，严重时电路无法正常工作返回§3-1 MOS集成逻辑门§3-1 MOS集成逻辑门NMOS反相器NMOS门电路CMOS门电路§3-1 MOS集成逻辑门§3-1 MOS集成逻辑门前面介绍的TTL，ECL和I2L采用的都是双极型晶体管，两种载流子参与导电，称为双极型集成电路。 本节介绍只有一种载流子参与导电的单极型逻辑门电路——MOS集成电路。 MOS集成电路主要包括NMOS，PMOS以及CMOS电路。电路具有以下特点：制造工艺简单，成品率高，功耗低，集成度高，抗干扰能力强，适合大规模集成电路。nullNMOS反相器数字逻辑电路中的MOS管均是增强型MOS管，它具有以下特点：当|UGS|>|UT| 时，管子导通，导通电阻很小，相当于开关闭合 当|UGS|<|UT| 时，管子截止，相当于开关断开设电源电压VDD = 10V，开启电压VT1 = VT2 = 2V1、A输入高电平VIH = 8V2、A输入低电平V IL = 0.3V时， 电路执行逻辑非功能工作管负载管T1、T2均导通，输出为低电平VOL ≈0.3VT1截止T2导通，电路输出高电平VOH = VDD - VT2 = 8V。返回nullNMOS门电路工作管 串联负载管工作原理：T1和T2都导通，输出低电平2、当输出端有一个为低电平时，与低电平相连的驱动管就截止，输出高电平电路 “与非”逻辑功能：注：增加扇入，只增加串联驱动管的个数，但扇入不宜过多，一般不超过3 11通通01、当两个输入端A和B均为高电平时01止通1返回CMOS电路CMOS电路为了提高工作速度，降低输出阻抗和功耗，目前广泛采用由PMOS和NMOS两管组成的互补型MOS电路，简称CMOS电路。 CMOS反相器 其他类型的CMOS门电路 CMOS门电路的改进 CMOS电路的特点nullCMOS电路 PMOSNMOS工作原理：1、输入为低电平VIL = 0V时VGS1＜ VT1T1管截止；|VGS2| ＞VT2 电路中电流近似为零（忽略T1的截止漏电流）,VDD主要降落在T1上，输出为高电平VOH≈VDDT2导通 2、输入为高电平VIH = VDD时，T1通T2止，VDD主要降在T2上，输出为低电平VOL≈0V。实现逻辑“非”功能 返回null工作原理：TN和TP均截止，VI由0～VDD变化时，传输门呈现高阻状态，相当于开关断开， CL上的电平保持不变，这种状态称为传输门保存信息VI在VT～VDD范围变化时TP导通即VI在0～VDD范围变化时，TN、TP中至少有一只管子导通，使VO=VI，这相当于开关接通，这种状态称为传输门传输信息VI由0～（VDD-VT）范围变化时TN导通返回CMOS电路null工作原理：1、当C 为低电平时， TN、TP截止传输门相当于开关断开，传输门保存信息2、当C为高电平时， TN、TP中至少有一只管子导通，使VO=VI，这相当于开关接通，传输门传输信息由此可见传输门相当于一个理想的开关，且是一个双向开关返回CMOS电路null1、电路结构2、逻辑符号返回CMOS电路nullCMOS电路返回1、与非门二输入“与非”门电路结构如图当A和B为高电平时:101011当A和B有一个或一个以上为低电平时:电路输出高电平输出低电平 电路实现“与非”逻辑功能nullCMOS电路2、“异或”门当A = B = 0时00110当A = B = 1时，11110TG接通，C = B = 1，反相器2的两只MOS管都截止，输出F=0。 输入端A和B相同得：输入端A和B相 同， 输出 F=0返回null2、“异或”门 输入端A和B不同 当A = 1，B = 0时10001输出 F=1当A = 0，B = 1时01101输出 F=1得：输入端A和B不同， 输出 F=1返回CMOS电路null2、“异或”门 输入端A和B不同输出 F=1 输入端A和B相同 输出 F=0由此可知：该电路实现的是“异或”的逻辑功能返回CMOS电路CMOS门电路的改进型CMOS门电路的改进型CMOS4000系列IC虽然以其低功耗，高干扰能力等独特的优点和完整的系列产品，受到用户的普遍欢迎，发展也相当迅速，但是它的工作速度低，应用范围受到一定限制。 在CMMOS4000系列IC基础上改进型电路有高速CMOS 和双极型CMOS电路，这两种改进型CMOS集成电路的出现是CMOS集成电路最重要的突破，改进型的CMOS集合了CMOS和TTL的优点。nullCMOS电路的特点1、功耗小：CMOS门工作时，总是一管导通另一管截止，因而几乎不由电源吸取电流其功耗极小。2、CMOS集成电路功耗低内部发热量小，集成度可大大提高 3、抗幅射能力强，MOS管是多数载流子工作，射线辐 射对多数载流子浓度影响不大4、电压范围宽：CMOS门电路输出高电平VOH ≈ VDD，低电平VOL ≈ 0V。5、输出驱动电流比较大：扇出能力较大，一般可以大于506、在使用和存放时应注意静电屏蔽，焊接时电烙铁应接地良好。 CMOS门电路不用的输入端不能悬空，低速场合可将多余的输入端和有用信号端并联使用。返回nullTTL与CMOS接口注：TTL门电路高电平典型值只有3.4V，CMOS电路的输入高电平要求高于3.5V。因此在TTL门电路输出端与电源之间接一电阻Rx返回nullCMOS与TTL接口CMOS门的驱动能力不适应TTL门的要求，可采用专用的CMOS—TTL电平转换器返回null小 结 TTL电路输入级采用多发射极晶体管，输出级采用推拉式结构，所以工作速度较快，带负载能力较强，是目前使用最广泛的一种集成逻辑门。应掌握好TTL门电气特性和参数。 ECL门是目前速度最高的一种非饱和型电路。其缺点是功耗大，抗干扰能力差。一般只用在要求速度特别高的场合 MOS电路属于单极型电路，CMOS电路是重点，具有高速度、功耗低、扇出大、电源电压范围宽、抗干扰能力强、集成度高等一系列特点，使之在整个数字集成电路中占据主导地位的趋势日益明显。null第四章 组合逻辑电路第一节 组合电路的分析第四节 若干典型的组合逻辑集成电路第五节 组合可编程逻辑器件模块化设计概述第三节 组合电路中的竞争与冒险第二节 组合电路的设计其中包括：译码器和编码器 数据选择器和数据分配器 还有算术运算电路null复 习逻辑运算逻辑门(2) 学习常用中规模集成模块(3) 了解电路中的竞争和冒险现象本 章 基本内容(1)掌握分析和设计电路的基本方法。第四章 组合逻辑电路null本 章 重 点电路分析与设计的经典方法 常用组合逻辑模块的灵活应用第一节 组合电路的分析和设计第一节 组合电路的分析和设计一、组合电路二、组合电路的分析三、组合电路的设计null一、组合电路输入：逻辑关系：Fi = fi (X1、X2、…、Xn) i = (1、2、…、m)特点：电路由逻辑门构成不含记忆元件输出无反馈到输入的回路输出与电路原来状态无关输出：X1、X2、…、XnF1、F2、…、Fm二、组合电路的分析二、组合电路的分析分析已知逻辑电路功能步骤：输出函数 表达式简化函数真值表描述电路 功能null因此该电路为少数服从多数电路， 称表决电路。（1）逻辑表达式（2）真值表（3）判断：多数输入变量为1，输出F为1；多数输入变量为0，输出 F为0null例2：试分析图3-4所示逻辑电路的功能。① 表达式② 真值表null自然二进制码格雷码② 真值表自然二进制码至格雷码的转换电路。③ 分析功能null注意：利用此式时对码位序号大于（n-1）的位应按0处理，如本例码位的最大序号i = 3，故B4应为0，才能得到正确的结果。推广到一般，将n位自然二进制码转换成n位格雷码： Gi = Bi⊕Bi+1 （i = 0、1、2、…、 n-1）自然二进制码至格雷码的转换null二、组合电路的设计步骤：根据要求设计出实际逻辑电路null例３：半加器的设计（1）半加器真值（2）输出函数（3）逻辑图（4）逻辑符号null将用“异或”门实现的半加器改为用“与非”门实现函数表达式变换形式：用“与非”门实现半加器逻辑图如图所示：null 全加器是实现例4：全加器的设计学生自己完成逻辑电路全加器逻辑符号全加器真值表一位二进制数一位二进制数低位来的进位null例5：试将8421BCD码转换成余3BCD码（2）卡诺图（1）真值表 null（2）卡诺图（3）表达式null（4）电路图（3）表达式null第三节 组合电路中的竞争与冒险一、冒险与竞争竞争：冒险：在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。null二、竞争与冒险的判断代数法：或的形式时，A变量的变化可能引起险象。卡诺图法：如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。如图所示电路的卡诺图两圈相切，故有险象。null三、冒险现象的消除1. 利用冗余项如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。由此得函数表达式为null三、冒险现象的消除1. 利用冗余项２. 吸收法在输出端加小电容C可以消除毛刺如图3-58所示。但是输出波形的前后沿将变坏, 在对波形要求较严格时，应再加整形电路。null３.取样法电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。加取样脉冲原则：“或”门及“或非”门 加负取样脉冲“与”门及“与非”门加 正取样脉冲null利用冗余项：只能消除逻辑冒险，而不能消除功能冒险；适用范围有限三种方法比较：取样法：加取样脉冲对逻辑冒险及功能冒险都有效。目前大多数中规模集成模块都设有使能端，可以将取样信号作用于该端，待电路稳定后才使输出有效。吸收法：加滤波电容使输出信号变坏，引起波形的上升、下降时间变长，不宜在中间级使用。实验调试阶段采用的应急措施；第四节 若干典型的组合逻辑集成电路第四节 若干典型的组合逻辑集成电路编码器 译码器 数据选择器 数值比较器 加法器null编码器和译码器（特定含义：规则、顺序）二进制代码某种代码译 码编 码译码器编码器null一、编码器优先编码 功能：输入m位代码 输出n位二进制代码 m≤2n优先编码器允许几个输入端同时加上信号，电路只对其中优先级别最高的信号进行编码。逻辑功能：任何一个输入端接低电平时，三个输出端有一组对应的二进制代码输出 （一）二进制编码器 将输入信号编成二进制代码的电路 null8线—3线优先编码器CT74LS148null：编码输出端管脚定义：null（二）编码器的应用 （3）第一片工作时,编码器输出：0000-0111 第二片工作时,编码器输出:1000-1111解：（1）编码器输入16线,用两片8-3线编码器，高位为第一片，低位为第二片（2）实现优先编码：高位选通输出与低位控制端连接 例14：用两片CD4532组成16线-4线优先编码器。EIEOEIEOGSGSGS0L3L2L1L0GS1GS≥1≥1≥1≥14000系列CMOS集成电路优先编码器CD45324000系列CMOS集成电路优先编码器CD45324.4.2 译码器4.4.2 译码器译码器——将输入代码转换成特定的输出信号。 假设译码器有n个输入信号和N个输出信号，如果N=2n ，就称为全译码器，常见的全译码器有2线—4线译码器、3线—8线译码器、4线—16线译码器等。如果N＜2n ，称为部分译码器，如二一十进制译码器（也称作4线—10线译码器）。 一个n→2n译码器结构如图，n个输入端，2n个输出端。它是一个多输出逻辑组合电路，对每种可能的输入条件，有且仅有一个输出信号为逻辑“1”，所以我们可以把它当作最小项产生器，一个输出就相应于提取一个最小项。null二、译码器（一）二进制译码器二进制译码器输入输出 满足：m=2n如：2—4译码器 3—8译码器 4—16译码器（二）十进制译码器 又称：二—十进制译码器 或：4—10译码器译码输入：n位二进制代码 译码输出m位：一位为1，其余为 0 或一位为0，其余为 1 2线—4线译码器2线—4线译码器下面以2线—4线译码器为例说明译码器的工作原理和电路结构。 2线—4线译码器的功能如表 所示。 2线—4线译码器功能表 由表可写出各输出函数表达式： 用门电路实现2线—4线译码器的逻辑 电路如图所示 2线—4线译码器2线—4线译码器null 74138是一种典型的二进制译码器，其逻辑图和引脚图如图所示。它有3个输入端A2、A1、A0，8个输出端Y0~Y7，所以常称为3线—8线译码器，属于全译码器。输出为低电平有效，G1、G2A和G2B为使能输入端。二进制译码器74HC13874HC138集成译码器逻辑图和引脚图74HC138集成译码器逻辑图和引脚图3线—8线译码器74138功能表 逻辑符号引脚图null译码输入，二进制编码0-7 依次对应8个输出 3—8译码器74HC138 八个输出端，低电平有效。 译码状态下，相应输出端为 ０ 禁止译码状态下，输出均为 １A0 ～ A2 null使能端的两个作用：（1）消除译码器输出尖峰干扰 EN端的正电平的出现在A0-A2稳定之后EN端正电平的撤除在A0-A2再次改变之前 （2）逻辑功能扩展例：用3—8译码器构成4—16译码器 null例：用3—8译码器 构成4—16译码器X0-X3：译码输入E：译码控制 E=0，译码 E=1，禁止译码 X3-X0：0000- 0111，第一片工作X3-X0：1000- 1111第二片工作 （三）译码器的应用（三）译码器的应用①  地址译码：应该说在组合数字电路中译码器应用非常广泛，而计算机内存和输入/输出系统中作为地址译码器可能是它最重要的功能之一。在这种应用中，每个2n期间（内存单元或输入/输出端口）被分配一个唯一的ｎ位二进制数或者叫地址，用以区分其他器件。 ②     最小项产生器 ③     二——十进制译码 ④     实现任意组合函数 原理：从译码器的输出信号可以看出它适合于利用与非逻辑进一步处理， 若 通过摩根定律，则 此时就可以用一个K输入与非门和与一个低电平有效输出的译器完成上述功能。null 例1：用一个3/8线译码器产生函数: 解：分析 对于一个3/8线译码器，首先要把使能端处理好，把X、Y、Z三个逻辑变量与输入对应，在把有效输出选好，送入与非门输入端null例2 解：把函数代入卡诺图，可以得到该函数的最小项表达式： XYZ0001111001null例：4.4.4 用一片74HC138 实现函数：书本148页 这种译码器在代码转换中经常使用到，因为人们不习惯于直接识别二进制数，但如果在电路输入或输出端把它们译成十进制数就可解决。我们学过8421BCD码，对应于0～9的十进制数由四位二进制数0000～1001 来表示。因此，这种译码器应有四个输入端，十个输出端。 下面给出7442的逻辑图和引脚图以及功能表。74HC42二一十进制译码器nullnullnull例12：试用 CT74LS138和与非门构成一位全加器。解:全加器的最小项表达式应为null 数字显示译码器 数字显示译码器 在数字系统中，常常需要将数字、字母、符号等直观地显示出来， 供人们读取或监视系统的工作情况。能够显示数字、字母或符号的 器件称为数字显示器。在数字电路中，数字量都是以一定的代码形式出现 的，所以这些数字量要先经过译码，才能送到数字显示器去显示。这种能把 数字量翻译成数字显示器所能识别的信号的译码器称为数字显示译码器。 常用的数字显示器有多种类型。 按显示方式分，有字型重叠式、点阵式、分段式等。 按发光物质分，有半导体显示器，又称发光二极管(LED)显示器、荧光显示器、液晶显示器、气体放电管显示器等。 目前应用最广泛的是由发光二极管构成的七段数字显示器。null下表为它的逻辑功能表。 a～g为译码输出端。另外，它还有3个控制端：试灯输入端LT、灭零输入端RBI、特殊控制端BI/RBO。其功能为： （1）正常译码显示。LT=1，BI/RBO=1时，对输入为十进制数l～15的二进制码（0001～1111）进行译码，产生对应的七段显示码。 （2）灭零。当输入RBI =0 ，而输入为0的二进制码0000时，则译码器的a～g输出全0，使显示器全灭；只有当RBI =1时，才产生0的七段显示码。所以RBI称为灭零输入端。 （3）试灯。当LT=0时，无论输入怎样，a～g输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。 LT称为试灯输入端。 （4）特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出端。 作输入使用时，如果BI=0时，不管其他输入端为何值，a～g均输出0，显示器全灭，。因此BI称为灭灯输入端。 作输出端使用时，受控于RBI。当RBI=0，输入为0的二进制码0000时，RBO=0，用以指示该片正处于灭零状态。所以，RBO 又称为灭零输出端。 将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐”功能。 null（三）数字显示译码器 （1）七段数码管（2）七段显示译码器 ：高电平 亮 ：低电平 亮每一段由一个发光二极管组成 输入：二—十进制代码输出：译码结果，可驱动相应的七段数码管显示出正确的数字 七段显示译码器74HC4511七段显示译码器74HC4511七段显示译码器74HC4511是一种与共阴极数字显示器配合使用的集成译码器，它的功能是将输入的4位二进制代码转换成显示器所需要的七个段信号a～g。当输入8421BCD码时，输出高电平有效，用来驱动共阴极显示器。当输入为1010—1111六个状态时，输出全为低电平，显示器没有显示。LEBLLTD3D2D0D1abcgnull七段译码器CT7447D、C、B、A：BCD码输入信号 a～g：译码输出，低电平有效 3．构成数据分配器3．构成数据分配器 数据分配器——将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。 null用译码器设计一个“1线-8线”数据分配器写出各输出函数表达式： 写出各输出函数表达式： 画出逻辑电路图：数据选择器数据选择器一、 数据选择器的基本概念及工作原理 数据选择器——根据地址选择码从多路输入数据中选择一路，送到输出。 例：四选一数据选择器例：四选一数据选择器根据功能表，可写出输出逻辑表达式：D0D1D2D3null由逻辑表达式画出逻辑图：二、集成数据选择器二、集成数据选择器集成数据选择器74151（8选1数据选择器）null三、数据选择器的应用三、数据选择器的应用1．数据选择器的通道扩展 用两片74151组成 “16选1”数据选择器2．实现组合逻辑函数2．实现组合逻辑函数（1）当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。 例4.3.1 试用8选1数据选择器74151实现逻辑函数：解：将逻辑函数转换成最小项表达式： =m3+m5+m6+m7 画出连线图。（2）当逻辑函数的变量个数大于数据选择器的地址输入变量个数时。 例4.3.2 试用4选1数据选择器实现逻辑函数：（2）当逻辑函数的变量个数大于数据选择器的地址输入变量个数时。 例4.3.2 试用4选1数据选择器实现逻辑函数：解：将A、B接到地址输入端，C加到适当的数据输入端。 作出逻辑函数L的真值表，根据真值表画出连线图。null 输入 A（a3a2a1a0）> B (b3b2b1b0)：输出（A > B）= 1 二、数值比较器 （一）功能：能对两个相同位数的二进制数进行比较的器件。（1）逻辑符号（7485四位数值比较器） A：四位二进制数输入（3为高位）A>B、A b、a < b、a = b：控制输入端， 高有效（2）逻辑功能：（自己完成比较器功能表）B：四位二进制数输入（3为高位）A（a3a2a1a0）< B (b3b2b1b0)： （A < B）= 1A（a3a2a1a0）= B (b3b2b1b0)： 由控制输入决定 null（二）比较器的应用 例1：八位二进制数比较 例2：用比较器构成用8421BCD码表示的一位十进制数四舍五入电路。解: A3～A0：8421BCD 码解：位扩展，用两片4位比较器低位的输出与高位的控制 输入连接B3～B0：0100（十进制数4）A ＞ B输出端用于判别 4.5 加法器4.5 加法器一、加法器的基本概念及工作原理 加法器——实现两个二进制数的加法运算 1．半加器——只能进行本位加数、被加数的加法运算而不考虑低位进位。 列出半加器的真值表：画出逻辑电路图。 由真值表直接写出表达式:如果想用与非门组成半加器，则将上式用代数法变换成与非形式：如果想用与非门组成半加器，则将上式用代数法变换成与非形式：由此画出用与非门组成的半加器。2．全加器——能同时进行本位数和相邻低位的进位信号的加法运算。2．全加器——能同时进行本位数和相邻低位的进位信号的加法运算。由真值表直接写出逻辑表达式，再经代数法化简和转换得： 根据逻辑表达式画出全加器的逻辑电路图： 根据逻辑表达式画出全加器的逻辑电路图：null加法器（一）加法器的功能与分类功能：实现N位二进制数相加按实现方法分类：串行进位加法器、超前进位加法器（1）串行进位加法器注意：CI0=0null（2）超前进位加法器 74283进位位直接由加数、被加数和最低位进位位CI0形成。null（二）加法器的应用例6：试用四位加法器实现8421BCD码至余3BCD码的转换。加法器的逻辑符号 N位加法运算、代码转换、减法器、十进制加法解：余3码比8421码多3，因此：A3-A0：8421码B3-B0：0011（3）CI0：0null电路图例5：试将8421BCD码转换成余3BCD码null例6：试用四位加法器实现8421BCD码至余3BCD码的转换。null加法器、比较器、译码器、编码器、数据选择器本 章 小 结任何时刻的输出仅决定于当时的输入，而与电路原来的状态无关；它由基本门构成，不含存贮电路和记忆元件，且无反馈线。根据已经给定的逻辑电路，描述其逻辑功能。根据设计要求构成功能正确、经济、可靠的电路（１）组合电 路（２）组合电路的分析（３）组合电路的设计（４）常用的中规模组合逻辑模块 null触发器特点：触发器分类：本章重点：触发器外部逻辑功能、触发方式。能够存储一位二进制信息的基本单元。1.有两个能够保持的稳定状态，分别用来表示逻辑0和逻辑1。2. 在适当输入信号作用下，可从一种状态翻转到另一种状态； 在输入信号取消后，能将获得的新状态保存下来。按触发方式分：电位触发方式、主从触发方式及边沿触发方式按逻辑功能分：R-S触发器、D触发器、J-K触发器和T触发器组合电路：不含记忆元件、无反馈、输出与原来状态无关第四章 触发器触发器：null第四章 触发器第一节 R-S触发器第二节 主从触发器第三节 边沿型触发器第四节 触发器逻辑功能的转换null第一节 R-S触发器1001一、电路图与逻辑符号（2）由两个“与非”门构成的R-S触发器电路图两个稳定状态：RD，SD：输入RD、SD为1 输出不变（1）逻辑符号null100111二、真值表RD、SD同时变 为1时，输出不稳定nullnull三、状态转换真值表及特征方程约束条件，不 能同时为零卡诺图特征方程Qn ：原状态或现态 Qn+1：新状态或次态状态转换真值表：输入信号与原态、次态之间的关系null四、钟控R-S触发器（1）电路图与逻辑符号CP=0：状态不变 增加一个控制端，在其控制下，触发器的状态随输入变化。S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=