1．整体结构VHDLVerilogHDLentity实体名ismodule模块名（端口表）port（端口说明）输入/输出端口说明endArchitecture…is说明部分；变量类型说明；begin并行执行语句；并行执行语句；end结构体名；endmoduleVHDL与VerilogHDL的对比1．整体结构点评：两者整体结构基本相似；VHDL分为两段描述，需要进行大量说明，程序通常比较长；VerilogHDL采用一段描述，通常不进行说明，或只进行非常简短的说明，程序比较简短。VHDL与VerilogHDL的对比2．外部端口描述entitymux4is port(s:instd_logic_vector(1downto0);a,b,c,d:instd_logic_vector(7downto0);y:outstd_logic_vector(7downto0));endmux4;modulekmux4_1(s,a,b,c,d,y);input[1:0]s;input[7:0]a,b,c,d;output[7:0]y;VHDL与VerilogHDL的对比2．外部端口描述点评VHDL采用实体专门描述，需要为每个信号指定传输模式和数据类型，可以输入输出抽象的数据；VerilogHDL采用简单语句描述，只指出端口的基本模式和数据宽度，只能输入输出较具体的数据。VHDL与VerilogHDL的对比3．数据对象和数据类型VHDL的数据对象有常量、信号和变量，分别表达不同的硬件对应概念；每种对象都可以设置为不同的数据类型，可以明确表达各种具体或抽象的数据；数据使用时必须进行类型说明，运算时必须考虑类型的一致性。VHDL与VerilogHDL的对比3．数据对象和数据类型VerilogHDL的数据对象有常量和变量；其中变量分为连线型（wire)和寄存器型（reg),wire型类似于信号，而reg型类似于变量，只能在子程序块中赋值；数据变量默认为wire型。VHDL与VerilogHDL的对比4．主要运算：逻辑运算VHDL中有常用的6种，可以对1位的逻辑量或逻辑数组进行运算；VerilogHDL中有3类共14种，分为一般逻辑运算，位逻辑运算，缩减逻辑运算；其底层逻辑功能要强大一些！VHDL与VerilogHDL的对比4．主要运算：算术运算VHDL中有10种但很多都不能进行综合，只能用于行为描述；VerilogHDL中只有能够综合的5种。VHDL的行为设计能力更强一些！VHDL与VerilogHDL的对比4．主要运算：关系运算VHDL中有6种；VerilogHDL中有2类共8种，对比增加了全等和不全等（用于对不定态比较）。点评：VHDL的运算划分比较抽象，适应面较广；VerilogHDL的运算划分比较具体，对逻辑代数反映更细致一些。VHDL与VerilogHDL的对比5．并行语句两种语言的语句都分为并行语句和顺序语句；并行语句在主程序中使用；顺序语句只能在子结构中使用。并行语句可以分为三类：赋值语句、元件语句、进程语句VHDL与VerilogHDL的对比5．并行语句：赋值语句VHDL信号赋值语句（直接赋值、条件赋值、选择赋值）VerilogHDLassign语句（连续赋值）（对wire类型变量）例：assigny=a&cassignf=x+yVHDL与VerilogHDL的对比6．并行语句：元件语句VHDL元件语句（需在结构体中进行说明）VerilogHDL门原语、元件例化语句（无需说明,只需调用相应的工作库）例：modulereg8(qout,in,clk,clear)reg8myreg(accout,sum,clk,clear)VHDL与VerilogHDL的对比6．并行语句：进程语句VHDLVerilogHDLprocess(敏感表)always@(敏感表)beginbegin顺序语句；顺序语句；endprocess;endVHDL与VerilogHDL的对比7.顺序语句:赋值语句VHDLVerilogHDL信号赋值非阻塞赋值变量赋值阻塞赋值例：b<=a;c<=b过程结束时赋值，c落后b一个时钟周期；b=a;c=b;立即赋值，b与c相同。VHDL与VerilogHDL的对比7.顺序语句:条件语句ifcase两者基本相同；例：if(reset)qout=0;elseif(load)qout=data;elseqout=qout+1; VHDL与VerilogHDL的对比7.顺序语句:条件语句例：case(data)2'b00:decod=4'b0001;2'b01:decod=4'b0010;2'b10:decod=4'b0100;2'b11:decod=4'b1000;default:decod=4'b0000;endcaseVHDL与VerilogHDL的对比7.顺序语句:循环语句VHDL中有3种形式的循环语句：forloop;有限循环whileloop;条件循环loop(next,exit);无条件循环VHDL与VerilogHDL的对比7.顺序语句:循环语句VerilogHDL中有4种形式：for（初值，终止值，增量）有限循环；repeat（循环次数表达式）有限循环；while（循环条件表达式）条件循环；forever无条件循环，产生周期信号；VHDL与VerilogHDL的对比7.顺序语句:时钟边沿检测VHDL：clk'eventandclk='1'('0')VerilogHDLposedegclk(negedge)；VHDL与VerilogHDL的对比7.子结构VHDLVerilogHDLfunctionfunctionproceduretaskVHDL与VerilogHDL的对比8.资源VHDLVerilogHDLlibrary'includepackageVHDL与VerilogHDL的对比9.简单模块的对比：8位4选1MUXVHDL与VerilogHDL的对比9.简单模块的对比：8位4选1MUXVHDL与VerilogHDL的对比9.简单模块的对比：8位加法器VHDL与VerilogHDL的对比9.简单模块的对比：8位二进制加法计数器VHDL与VerilogHDL的对比9.简单模块的对比：8位二进制加法计数器VHDL与VerilogHDL的对比9.简单模块的对比：序列信号发生器VHDL与VerilogHDL的对比采用结构设计：预先设计模块：8选1MUX：MUX8控制输入a[2..0]数据输入d[7..0]数据输出y模8二进制计数器：COUNTER3时钟输入clk 状态输出q[2..0]设计要求：按照时钟节拍，由y端口循环顺序输出“11110101”序列信号9.简单模块的对比：序列信号发生器VHDL与VerilogHDL的对比9.简单模块的对比：序列信号发生器VHDL与VerilogHDL的对比9.简单模块的对比：序列信号发生器VHDL与VerilogHDL的对比小结：对于简单模块的设计，采用两种语言进行编程的思路基本相同，VHDL语言由于说明语句较多，程序会更长一些。
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