数字频率计设计

第 2卷第 6期 2OO2年 11月 浙江树人 大学学报 JOURNALOFZIIEJIANG SHUREN UNIVERSITY Vo1．2。No．6 Nov．2002 基于 FPGA／CPLD芯片的数字频率计设计 唐 颖 阮文海2 (1．浙江树人大学 信息科技 学院，浙江 杭州 310015；2．浙江树人 大学 轻工与环保 学院，浙江 杭州 310015) 摘 要：详细论述了利用 VHDL硬件描述语言设计 ，并在 EDA(电子设计 自动化)工具的帮助下 ， 用大规模可编程逻辑器件 (FPGA／CPLD)实现数字频 率计的设计原理及相 关程序。特 点是 ：无论 底层还是顶层文件均用 VI-IDL语言编写，避免 了用电路 图形式设计时所引起 的毛刺现象；改变了 以往数字电路小规模 多器件组合的设计 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 ，整个频率计设计在一块 Ft~A／CPLD芯片上，与 用 其他方法做 成的频率计相比，体积更小，性 能更可靠。 关键词 ：数字频 率计 ；电子设计 自动化；大规模 可编程逻辑 器 中图分类号 ：TM935．13 3 文献标识码 ：A 文章编号 ：1671—2714(2002)06—0061—05 0 引 言 FPGA／CPLD是一种新兴的高密度大规模可 编程逻辑器件，它具有门阵列的高密度和 PLD器 件的灵活性和易用性 ，目前已成为一类主要的可 编程器件。可编程器件的最大特点是可通过软 件编程对其器件的结构和工作方式进行重构 ，能 随时进行设计调整而满足产品升级。使得硬件 的设计可以如软件设计一样方便快捷 ，从而改变 了传统数字系统及用单片机构成的数字系统的 设计方法、设计过程及设计观念 ，使 电子设计 的 技术操作和系统构成在整体上发生了质的飞跃。 采用 FIGA／CPLD可编程器件，可利用计算 机软件的方式对目标器件进行设计 ，而 以硬件的 形式实现。既定的系统功能，在设计过程中，可 根据需要随时改变器件的内部逻辑功能和管脚 的信号方式 ，借助 于大规模集成的 FPGA／CPLD 和高效的设计软件 ，用户不仅可通过直接对芯片 结构的设计实行多种数字逻辑系统功能，而且由 于管脚定义的灵活性，大大减轻了电路图设计和 电路板设计 的工作量及难度 ，同时 ，这种基于可 编程芯片的设计大大减少了系统芯片的数量，缩 小了系统的体积，提高了系统的可靠性。 EDA(电子设计 自动化 )技术就是 以计算机 为工具，在 EDA软件平 台上，对以硬件描述语言 HDL为系统逻辑描述手段完成的设计文件 ，自动 的完成逻辑编译、逻辑化简、逻辑综合及优化、逻 辑仿真，直至对特定 目标芯片的适配编译、逻辑 映射和编程下载等工作(本文选用的开发工具为 Ahera公司的 MAX+PLUSⅡ)。EDA的仿真测试 技术只需要通过计算机就能对所设计的电子系 统从各种不同层次的系统性能特点完成一系列 准确的测试与仿真操作 ，大大提高了大规模系统 电子设计的 自动化程度。设计者的工作仅限于 利用软件方式，即利用硬件描述语言(如 VHDL) 来完成对系统硬件功能的描述，在 EDA工具的 帮助下就可以得到最后的设计结果，这使得对整 收稚 日期 ：2002一Ol—o6 作者简介 ：1．唐颖(1955一 )，女，上海人 ，副教授 ，电子设计 自动化、单片机等教学与研究；2．阮文海(1955一 )，男，浙江温岭人，副教授 维普资讯 http://www.cqvip.com 浙江树人大学学报 2O02生 个硬件系统的设计和修改过程如同完成软件设 计一样方便、高效。 基于 EDA技术的设计方法为“自顶向下”设 计，其步骤是采用可完全独立于 目标器件芯片物 理结构的硬件描述语言，在系统的基本功能或行 为级上对设计的产品进行行为描述和定义，结合 多层次的仿真技术，在确保设计 的可行性与正确 性的前提下，完成功能确认。然后利用 EDA工 具的逻辑综合功能，把功能描述转换为某一具体 目标芯片的网 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 文件 ，经编程器下载到可编程目 标芯片中(如 FPGA芯片)，使该芯片能够实现设 计要求的功能。这样 ，一块芯片就是一个数字电 路系统。使电路系统体积大大减小 ，可靠性得到 提高。 1 频率计的工作原理 本文要设计一个 8位十进制数字频率计 ，需 要由四种器件来组成，即：测频控制信号发生器 (ZPKZH)、有时钟使能的十进制计数器(JSH10)、 32位锁存器 (SCQ32B)、7段显示译码器(LEDT)。 因为是 8位十进制数字频率计，所以计数器 JSH10 需用 8个，7段显示译码器 LED7也需用 8个。 频率测量的基本原理是计算每秒钟内待测 FSlN CL K_ CLK JSEN CLR JSH SCXH ZPKZH 。IN[~ 一 , ^ ．t．d SCX 【jlll H DO U 。· 。 SCQ32B 信号的脉冲个数。为此，测频控制信号发生器 ZPKZH应设置一个控制信号时钟 CLK，一个计数 使能信号输出端 JSEN、一个与 JSEN输 出信号反 向的锁存输出信号 S(=)m、和清零输出信号 CLR- JSH。如 CLK的输入频率为 1HZ，则输 出信号端 JSEN输出一个脉宽恰好为 1秒 的周期信号 ，可 以作为闸门信号用。由它对频率计的每一个计 数器的使能端进行同步控制。当 JSEN高电平时 允许计数，低电平时停止计数，并保持所计的数。 在停止计数期间，锁存信号 S(=)m 的上跳沿将计 数器在前 1秒钟 的计数值锁存进 32位锁存器 SCQ32B，由7段译码器译出并稳定显示。设置锁 存器的好处是 ，显示的数据稳定，不会由于周期 性的清零信号而不断闪烁。锁存信号之后，清零 信号 CLR—jsH对计数器进行清零。为下 1秒钟 的计数操作作准备。测频控制信号发生器的工 作时序如图 1示。 厂 厂 图 1 测频控制信号发生器的工作时序图 电路设计原理框图如图2所示： CLK CQ[3 0】卜_一DIN[3．0】 ENA CARRY OUTh CI R — l l JSH1O(I) l l = == == = == = == == == = = CLK CQ【3．．O】卜-一DIN【7．4】 ENA CARRY OUTh CLR JSH10(2) I I J () I I DOUT[31 0】 ∞ 五 。 LED7(2) ∞ 叫 。 ● ● ● ● ● ● DOU 。 图 2 电路设计原理框图 K N H ¨ 斟 X c 一 N D ． ． ．—．．．．．．．— 川 0 ㈣ 队 K A R 维普资讯 http://www.cqvip.com 第 6期 唐 颖 ，阮文海 ：基于 FPGA／CPLD芯片的数字频率计设计 2 用 VHDL语言设计频率计 VHDL(VHSIC Hardware Descfipfion Language) 即超高速集成 电路硬件描述语言。若按传统的 设计方法 ，完成这个频率计需用上述的四种器件 共计十几块芯片构成 ，不仅体积大 ，而且因外接 引脚多 ，影响可靠性。而采用 EDA技术，整个设 计分仅两步 ：第一步，在 MAX+PLUSⅡ开发工具 中，先用 VHDL语言分别编写出以上四种器件的 文本文件(称为底层文件)，并将它们分别转换成 相应的器件，然后分别进行时序仿真 ，使每个器 件的时序仿真结果 与设计要求一致；第二步 ，将 这四种器件共十几块芯片按电路设计 图连接起 来，形成顶层文件后进行整个 系统的综合，并将 整个频率计作为一个器件进行时序仿真。下面 分步给出设计过程。 2．1 频率计所需四种器件的 VHDL文件 (频率 计的底层文件)及波形仿真结果 2．1．1 带时钟使能十进制计数器 JSH10 LⅢR R^Y Ⅱ E U亚 衄 ．Sm ．加 伽 一ll64．ALL： USE 匝匝 ．SID．Ioq C—UNSlGj 四 ．ALL： 口 ⅡY J 10 Is PoI订(QJ(：矾 SID—LOGIC； Q ：矾 SID．L0GIC； A：矾 sID—LoGIC； CQ：Our slD—LOGIC．VECTOR(3 DOWIqlD0) CARRY—Our：OUT SID—LOGIC)； END Js时10； AR唧 n瓜E bdI吖 OF Js时10 Is SIGNALCQI：SID．LOGIC—VECTOR(3DOWlWO0)； BEG矾 m ocms(Qj(．Q ．ENA) BEG矾 Ⅲ Q且=’l’ⅡⅡ CQI(=“0000”： Ⅱ5 QJ(’目脚 AND QJ(= ’1’Ⅱ怔 曰 =’1’Ⅱ怔 IF 0Q】(“1001”1} CQi(=cQI+1； ELSE CQI(=“0000'’；END ； END IF ： ENDIF ； END PROCE翳 ： PROCESS(CQI) B IF CQI=“1001”删 CARRY．OUT<=’1’： ELSE cARRY—oUT <=’0’： END IF； END PR0CE翳 ： CQ(=CQI； END behav； 波形仿真见图 3。 豳 ENA 0 ． ．． ． ． ． ．． ．--J I CLR 0 ●______-___●_—— CLK 0 -．J U U U U U U U U L 一蠡 CARRY OLrr 0 C0 B0110 咖 0 X 0001 1 0010 X 0011 1 0100 X 0101 1 0110 ￡ C01 B 0110 __if300__ X 0001 X 0010 X∞” X 0100 X fl101 X 0”0 图 3 带时钟使能十进制计数器的波形仿真图 2．1．2 测频控 制信号发 生器 ZPKZH BECAN LIBRARYIEEE； DtV2ClX<：NOTDIV2CLK； USEIEEE·SID —L(X；IC一_1164·AIJJ； END IF ： USE IEEE·SID -LOGIC—UNSIGNED·枇 ； END PROCESS ： ENTITYZPKZH IS PROCESS(ClX ，DW2CLK) PORT(ClX：矾 STD—LOGIC； BEGIN "ISIEN：OUT SID -LOGIC； IFCLK ： ～0 AND DIV2CLK ：·0·THEN cLR-CNT：OUTSID —LOGIC； cLR — JSH<：--．1： load：OUT SID—LOGIC)； ELSEcLR — JSn<：·0·；ENDIF； END ZI：~ZI-I； END PROCESS ； ARCHnEL"IURE behavOF ZPKZHIS scxn<：NOT DW2CLK；JSEN(：DIV2CLK； SIGNAL DW2CLK：S1D —LOGIC； END behav； 肛 波形仿真 见 图 4。 PROCESS(CLK) U^ ， J， ／u o 10O． ． 0ns 200． ． 0as 30O． ． 0ns 4O0． ． 0ns 500． ． 0as 600． ． 0as 70O． ． 0ns 8O0． ． 0ns 900． ． ( 函 关于工期滞后的函关于工程严重滞后的函关于工程进度滞后的回复函关于征求同志党风廉政意见的函关于征求廉洁自律情况的复函 Il CLK 0 I I I I I I I I I 瞄 SCXH 1 JSEN 0 -tO CL尺 SH 1 l J 图 4 测频控制信号发生器波形仿真图 维普资讯 http://www.cqvip.com 浙江树人大学学报 2OO2丘 2．1．3 32位锁存器 SCQ32B LmRARY 口皿 ： USE口皿 ．SID —ID C—ll64．AI工： EN1Tnr SC032BIS PO RT(SC~ ：IN sID—LOGIC： DIN：IN sID—LOGIC一、，】 R(31 DOWNTO0)； D0Lrr：O sID—IDqC—VECTOR(31 DOWNTO0))； 肿 SC∞ 2B； R^aⅡⅡ)C11mE behavOF SCQ32BIS BEG PROCE粥(Som ，D ) BBGⅡq IFs ’Ev1 rrAND s =’l'11Ⅱ Door(=DIN； 肿 IF： 肿 PROCE ： 肿 he'iv： 2．1．4 7段 显 示译码 器 LED7 LmRARY 日皿 ： USE 口皿 ．sID +ID C—ll64．AI工： USE 口皿 ．sID —IDGIC—UNs1GN四 ．AI工： 日 Tnr删 7 IS · P0RT(S ： sID—ID c—VECYOR(3 DOWNTO0)； DOUT：0UT sID—ID C—vD口 R(6 DOWNTO0))； 肿 UⅡ”： R^0 Ⅱ1 c11mE behvOF皿 7 IS BEG PROCESS(sIN) BEGIN 0 E S IS WHEN"O(3OO”=)DOuT(=“0l11111”： WHEN"‘0801”=)Dour(=“0(300110”： WHEN"0010”=)DOuT(=“l0l1011”： WHEN“0011”=)OOUT(=“1001111”： WHEN“0100”=)DOUT(=“1100110”： WHEN“0101”=)OOUT(=“1101101”： WHEN“0110”=)OOUT(=“1111101”： WHEN“0111”=)OOUT(=“∞00111”： WHEN“10(30”=)DOUT(=“1111111”； WHEN“1001”：)OOUT(=“1101111”： WHEN“1010”=)OOUT(=“1110111”： WHEN“1011”=)Dour(：“111116o”： WHEN“1100”：)DOUT(=“0111001”： WHEN“1101”：)OOUT(：“1011110”； WHEN“1110”=)OOUT(=“1111001”； WHEN“1111”：)DOLT(=“1110001”： WHENOTHERS=)DOUT(=‘lo∞0000” END CASE； END PROCESS； END behav； 波形仿真见 图 5。 200 0ns 加0 Ons GOO． ． Ons 咖 Ons 1．B ． us 1．2 ． us 1．4 ． us 1．6 ． us 1．8 ． us 函 CLl< 0 l I I I I l l l l l I I I I l l I l 与 DOUT ： ． !! !! !! !!!! ! !! ! ! ! !!!! 匙 !!!I!!!!!!!X!! ￡ CNT4B B000口 图 5 7段显示译码器的波形仿真图 2．2 顶层文件的编写 GG：OUTsID—IDGIc—vE R(6㈣ 0)； HH：OUT STD—LOGIC．VECTOR(6 DOWNTO0)) 在以上四个器件正确设计的基础上，再按设 END PLJ8B； 计原理图的要求将这四种器件共十几块芯片连 接起来，形成顶层文件。常用的方法是将顶层文 件编成电路图的形式 ，进行综合仿真。这种方法 虽然较简单 ，但缺点是有可能使 电路系统工作中 出现“毛刺”，从而降低系统的可靠性。因此，在 我们的设计中最突出的地方是不用 电路图的形 式编写顶层文件，而是用文本形式来编写，即用 VHDL语言来描述十几块芯片的连接，避免了系 统在工作中出现“毛刺”现象，使系统的稳定度和 可靠性均得到提高。下面给出文本顶层文件： LIBRARY 1EEE； USE IEEE．SI'D—LOGIC一1164．AI工： USE IEEE．SI'D — ． LOGIC．．UNSIGNED．ALL； 日 TIY F~-JSB IS PORT(FSIN： sID—LOGIC； QJ(： sID —KOGIC； AA：OUT STD—LOGIC—VECTOR(6 DOWNTO 0)； BB：OUT sID—LOGIC—vECI、DR(6 DO'~．rNro0)； CC：OUT sID—LOGIC—VECYOR(6 DOWNTO0)； DD：OUT sID—LOGIC—VECTOR(6 DOWNTO0)； EE：OUT sID—LOGIC—VECTOR(6 DOWNTO0)： FF：OUT sID—LOGIC一、，】DCIDR(6 DOWNTO0)： ARCHrIEC3URE 8Ⅱuc OF PU8B IS c0 ^OI州 JSHl0 PO RT(CLK：IN sID—kOGIC； Q 且：IN sID —LOGIC； ENA：IN sID —LOGIC； CQ：oUT sID—LOGIC—VECTOR(3 DOWNTO 0)； CARRY—OUT ：OUT sID．IDqC)： END COMPONENT； COMPONENT SCQ32B PO RT(SCXH：IN SI'D—LOGIC； DIN：IN STD—ID C一、，】 R(3l DOWNTO0)； DOUT ：OUT STD—LOGIC—VECTOR(31 DOWNTO0)) END COMPONENT； C0 ^ i rr PO RT(CIX：IN STD—KOGIC； JSEN：OUT STD—LOGIC； CLR—JSH：OUT sID LOGIC； SCXH：OUT sID —kOGIC)； END COMPONENT； C01 ONDrr U田口 PORT(SIN：IN sID—LOGIC+VEC3"OR(3 DO~rNTO0)； DOUT：OUTSI'D—LOGIC—VECTOR(6 DOWNTO 0))； END COMPON~ r； SIGNAL JSENI：b3"D—LOGIC； SIGNAL Q 且 一JSHI：SI'D—LOGIC； SIGNAL SCXHI：sID—LOGIC； SIGNALDIN：sID—LOGIC—VECTOR(31 DOWNTO0)； SIGNAlL DOUTI：sID．LOGIC．VFL3"OR(31 DOWNTO0) SIGNAL CARRY—OUTI：sID —LOGIC； 维普资讯 http://www.cqvip.com 第6期 唐 颖，阮文海：基于FPGA／CPLD芯片的数字频率计设计 S1G 认L C I^ 【Y—OUl2：SID ．LoG1C； SIGNAL C 一0UI3：SID—L0G1c； SlCN J^L CARRY．0Ur4：SID ．L0GIC； 勋GN J^L CARRY一 ：SID ．U埘 C： SIGNAL C 一OL，r5：SID—LoG1C； S1G 认L CARRY．aU1广7：SID—LoG1C； SIGNAL c0：SID—L0GIC； B】础 u1： '0 F')砌’MAP(Ⅱx=)Ⅱx．J =)J 1． Ⅱ且一JSH=)Ⅱ且一JSH1，S0 =)SCXH1)； U2：JSttl0嗍 I~uD((IK=)P31N，Ⅱ且=)Ⅱ且一JSH1． 日u =)Jsl 1．c^ RRY．OuT=)c^RRY—OLrn．cQ=)DⅡ (3DOWl~rro0))： u3：jSltl0 Pol玎 MAP(Q =)CARRY—OUTI．Ⅱ且=)Ⅱ且．JSH1， A=)J N1，c^ RRY．Our=)c^RRY—O【，l2．cQ=)D (7DOWl~rro4))； u4：jSltl0嗍 MAP(Q =)caPer—O【，l2．Ⅱ且=)cm —jsH1． A=)网 1，cfI RRY．Our=)cfI RRY一0【巾 ．cQ=)o~(11 DO~g／grO 8))； U5：／Sltl0 Pol玎 MAP(Q =)CaPer—OUT3．Ⅱ且=)Ⅱ且一JSH1． A=)J 1． 脚tY．Our=)0 RRY一0L 4．c。=)D (15DO~g／grO12))； U6：JSH10嗍 MAP(Q =)CaPer—OUT4，Ⅱ且=)Ⅱ且一jSH1． A=)劂 1，c^RRY—our=)c^RRY一0L ，cQ=)o~(19DO~g／grO 16))； U7：JSltl0嗍 MAP(Q 之)CaPer．OIJI5．Ⅱ且：)Ⅱ且一jSH1， ENA=)JsEN1．c^ RRY—OUr=)c^RRY—O嘶 ．cQ=)D (23 DOWl~rO 2O))； U8：JSH1O P0l玎 MAP((IN=)CaPer—O嘶 ，Ⅱ且=)Ⅱ且一JSH1， A：)J 1，CARRY—ore"=)CARRY一0U丌，cQ=)D (27 DOWl~rO 24))； IJ9：JSltl0 PORTMAP(Q =)c^RRY—OU丌．Ⅱ且=)Ⅱ且 JSH1。 A=)J N1．CARRY—our：)co，c。=)o~(31 DOWl~rO 28))； U10：SCQ3~B Pol玎MAP(S0 =)SCXlt1．DIN=)D ， D0Ur=)ootrn)； Ull：皿 7 F')盯 MAP(S =)DOUn(31 DOWl~rO 28)．DOUr=)^u^)； U12：皿 7啪 I~ SIN=)Doun(z7 DOWl~rO 24)，DOur=)BB)； U13：皿 7啪 NAP(SIN=)ootrn(23 DOWl~rO 20)．DOUr=)CC)； U14：皿 7 Pol玎 I~ SIN=)D0un(19 DOWl~rO16)．D _rr=)DD)； U15：皿 7嗍 I~ SIN=)D()Un(15 DOWl~rO 12)．DOur=)EE)； IJ16：皿 7 P rI~ SIN=)D0un(11 D()ⅥwID 8)．DOuT=)FF)； U17：皿 7 P rI~ SIN=)D0un(7 DOWl~rO4)．DOur：)GG)； U18：皿 7 PO盯 I~ SIN=)DoL丌1(3DOWl~rO0)，DOUr=)瑚 )； 舯 SrRUC： 以上程序经综合仿真后 ，结果符合设计要 求。整个频率计设计完成后 ，其外引脚图如图6 所示。原来需要十几块芯片组成的频率计 ，现在 只用一块芯片即可实现。 输入引脚 FSIN AA[6．．0】 BB[6．．0】 CLK CC[6．0】 DD[6 0】 EE[6 0】 FF[6．0】 GG[6 0】 HH[6．0】 1 总输出引脚 J 图6 设计完后的芯片引脚图 3 结束语 目标芯片可选用 Altera公司生产的 产 品 FLEX10K系列中的 EPF10K20，下载适配后 ，只 要在输入端接上 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 时钟频率和待测频率 ，相应 的输出端接上 8个 LED 7段显示数码管，即可显 示频率。硬件电路简捷 ，体积小，所有电路都在 一 块芯片里 ，因此性能稳定。不论是作为独立的 频率计还是设计成其他仪器仪表的辅助部分 以 及电化学测量中，它都有广泛的应用。 参考文献 ： [1] 潘松．王国栋．VttDL实用教程[M]．成都：成都电子科技大 学出版社．2000． [2] 侯伯亨．顾新．~ttDL硬件描述语言与数字逻辑电路设计 [M]．西安：西安电子科技大学出版社．1999． [3] 宋万杰．罗丰．CPLD技术及其应用[M]．西安：西安电子科 技大学出版社．1999， Digital Cymometer Design Based Oil FPGA／CPLD TANG Ying& RUAN W enhai ( 概 Shuren(施邮 ， u， 咖 ，310015) A ct：This article discusses digital cym~neter design principles and procedures by using VHDL hardware descriptive progranm ng， EDA tools and on the basis ofgrand scale programmable logic device FI~ A／CPLD．The main point ofthis article is that both bottom’s and top’s documents are written by VttDL proganmfing，which avoids‘‘rough phenomenon”，a phenomenon caused by using electric circuit pict~e style design．This software procedure is different from traditional di舀ta1 circuit design at small scale and composed of many devices．Instead，the whole cymometer is designed on a FI~ A／CPLD and is composed of a decimal system eymometer、Corn— pared with other cymometer，it is$1TI~ in volume and has reliable functions． Key words：digital eymometert；EDA；FI~A／CPLD (责任编辑 孟莉英) 维普资讯 http://www.cqvip.com