vhdl

null3. HDPLD的原理和使用3. HDPLD的原理和使用阵列型和单元型HDPLD以及lattice ISP PLD的原理和使用null 高密度可编程逻辑器件(HDPLD)，指集成度大于1000门(等效门)/每片的PLD器件， 工艺 钢结构制作工艺流程车尿素生产工艺流程自动玻璃钢生产工艺2工艺纪律检查制度q345焊接工艺规程 采用1μm以下的。 HDPLD大致分两类：一类结构与GAL相似，其规模比普通GAL大的多，称为阵列型HDPLD；另一类是可编程门阵列（FPGA），是许多逻辑宏单元组成的阵列，称之为单元型HDPLD。 §3.1阵列型HDPLD ㈠ 部分阵列型HDPLD集成规模见下 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf HDPLD产品规模HDPLD产品规模㈡HDPLD宏单元 HDPLD宏单元。ATV2500的OLMC优特点如下：null①多触发器结构 HDPLD宏单元都有两个或以上触发器，其中只有一个可与输出端相联，其余的则处于隐埋状态。 如图Q2就是隐埋解发器，虽不与I/O端相连，但有自己的输入信号，其输出可以反馈到与阵列。nullnull②异步时钟与时钟选择电路。 Q1和Q2时钟不同，或可用下列电路选择。null③异步清零和异步预置 某些逻辑功能电路和系统往往需要异步（指不受时钟信号控制）清零和异步置数。 null④I/O端的复用功能 当该I/O端被定义为输入端时（即三态门的EN信号为0），触发器Q1和Q2仍然可以借助反馈通路与其它触发器构成时序电路，作为隐埋触发器而发挥其作用，提高宏单元的利用率。null⑤与项共享功能如果输出表达式（或触发器的激励函数表达式）的与项较多，对应的或门输入端不够用时，借助可编程开关将同一单元中的其它或门联合起来使用，两或门的与项可以共享。 nullHDPLD的阵列规模增大，其输入端(I/O端)和内部触发器的数目也相应增大。 ①如只采用一个总的阵列，输入信号增加，则与门的输入端数也增加，事实上每个与门所需的输入端数常常并不很多，浪费硅片。 ②当阵列面积太大，阵列输入到阵列输出的路径很长，传输延迟增加，使电路的使用频率下降。 ③所以规模较大的HDPLD都采用分区结构，每个区包含若干个I/O端和输入端、有自己的与阵列，相当于一个小的PLD。各区域之间的联系，通过一个可编程的全局总线。 ④ATV5000的分区结构如下： ㈢ HDPLD的阵列结构nullnull㈣HDPLD的I/O单元㈣HDPLD的I/O单元①HDPLD只有少数几个专用输入端（作时钟输入等），大部分端口皆是I/O端。 ② 系统输入信号有时需要锁存，故HDPLD的I/O常常独立作为一个单元（cell），输入方式可编程为组合输入和锁存输入两种。 null㈤HDPLD的其他特点 ①上电清零，100%可编程，100%可测试等。 ②高速度 。 传输延迟为7.5ns，使用频率可达135MHz。 ③低功耗 。HDPLD的每门功耗随集成度提高而降低，其静态电源电流只有μA级，称为零支持功率器件， ④高保密性能 ，规模太大，一般无法解密。 ⑤具有可控硅自锁效应和短暂高压脉冲的防护能力。 §3.2 Lattice pLSI/ispLSI 1016简介§3.2 Lattice pLSI/ispLSI 1016简介Lattic的HDPLD1000系列为基本系列，用于高速编码，总线管理,DMA控制。 2000系列为高速系列，用于高速计数、定时，高速RISC/CISC微处理器接口。 3000以上系列为高集成度系列，用于DSP，图形处理，数据加密解密压缩。Lattice pLSI/ispLSI 器件系列一揽表Lattice pLSI/ispLSI 器件系列一揽表㈠pLSI/ispLSI 1016结构㈠pLSI/ispLSI 1016结构 MegablockMegablocknullnull①全局布线池GRP（Global Routing Pool）： 如图，实际为左、右各一个16线输入 128线输出的与阵列(参见Megablock结构图)。把所有片内逻辑联系在一起，其特点是其输入、输出之间的延迟恒定和可预知。 GRP阵列GLB和I/O均可使用null②GLB（Generic Logic Block）通用逻辑块。 是GRP两边的小方块，每边8个(共16个)。电路结构如下。nullGLB（Generic Logic Block）结构框图。null⑴GLB的OLMC (输出逻辑宏单元)可被组态为组合输出或寄存器输出（靠触发器后面的MUX编程组态）。 组合电路可有“与－或”或“异或”两种方式；触发器也可组态为D、T或JK等形式。一个GLB相当于半个GAL18V8 OLMC结构null⑵ GLB的乘积项共享阵列PTSA。 其4个输入或门，哪一个送给哪一个触发器是不固定的，靠编程决定，一个或门输出可以同时送给几个触发器，一个解发器也可同时接受几个或门的输出（相互是或的关系）。null有时为了提高速度，可以跨过PTSA直接将或门输出送至某个触发器。 GRP输出的20个乘积项按4、4、5、7分配给这4个或门。null每个或门输入的最上面一个乘积项（0、4、8、13）可以通过编程从对应的或门中游离出来，跟或门的输出构成异或逻辑。 12、17、18、19也可不加入相应的或门，12和19可作为控制逻辑的输入信号用。null⑶GLB的上述特点可构成五种组态。 标准组态结构。GRP输出的20个乘积项按4、4、5、7分配给这4个或门。null高速直通组态。跨过PTSA直接将或门输出送至某个触发器。但每个或门最多只能有4个乘积项，且与触发器一一对应，不能任意调用。null异或逻辑组态。每个或门输入的最上面一个乘积项（0、4、8、13）可以通过编程从对应的或门中游离出来，跟或门的输出构成异或逻辑。D触发器用此组态转换为T,JK触发器。此异或门在标准组态中末画出。null是单乘积项组态。PT0,4,8,13直接输出，速度最快。null多模式组态。前面各模式可以在同一个GLB混合使用，构成多模式组态。null⑷GLB其它特点。 同一GLB中的触发器必须使用相同的时钟信号，但时钟信号却有多种选择，可以是全局时钟，也可以是片内生成的乘积项时钟，两个MUX中，左边一个用来选择时钟信号，右边一个用来控制时钟的极性。 CKO、CK1和CK2由芯片内的时钟分配网络提供，乘积项时钟则由乘积项PT12产生。 复位信号可以是全局复位信号（global reset）或本GLB中乘积项12或19产生的复位信号，4个触发器同时复位，而各GLB之间则可以不同时复位 。使能信号如果需要也由本GLB的乘积项19提供。 null⑸3000系列的GLB采用孪生GLB结构，1个GLB有2个这样逻辑块(并非2个GLB相加) ，而是共有24线输入。(1000,2000系列的GLB与前述相同。)null③输入输出单元(IOC) IOC有输入、输出和双向I/O三类组态，靠使能MUX选择。null⑴第一行MUX作用。 当 MUX 编码为00，将高电平接至输出使能端，IOC处于专用输出组态；  当 MUX 编码为01或10，GLB产生的使能信号来控制输出使能， IOC处于双向I/O组态或具有三态缓冲电路的输出组态；  当 MUX 编码为11，输出使能接地， IOC处于专用输出组态。null⑵第二行两个MUX选择输出极性和信号输出途径。 ⑶第三行的MUX用来选择输入组态时，用何种方式输入。null⑷IOC中的触发器较特殊，有两种方式工作： 一是锁存（latch）方式， 二是寄存（register）方式， ⑸时钟由分配网络提供，MUX选择和调整极性。 null⑹每个I/O单元还有一个有源上拉电阻，I/O端不用时，该电阻自动接上，可避免因输入悬空引入的噪声和减小电路的电源电流。 IOC的各种组态如下：null④输出布线区ORP(32输入、16输出与阵列) 。 ⑴ORP是介于GLB和IOC之间的可编程互连阵列，输入是8个GLB的32个输出端，但阵列输出端只有16个，ORP使得IOC与GLB之间没有一一对应的关系 。GLB和I/O均可使用null⑵ORP旁有16条通向GRP的总线，I/O单元和GLB输出可使用它进行复用和互连。GLB还可高速工作，跨过ORP直接与I/O单元相连。GLB和I/O均可使用null⑤时钟分配网络。 ⑴ CDN在1016方框图右下角，输入为三个专用输入端YO、Y1、Y2，其中Y1兼有时钟或复位的功能。 ⑵还可将时钟专用GLB的4个输出送入CDN，建立用户定义的内部时钟电路。例如Y0作为全局时钟CLK0送入，全局时钟通过时钟专用GLB (B0单元)分频后，低频送至CLK1，CLK2，IOCLK1，IOCLK2工作。 ⑶输出有5个。null⑥大块（Megablock）结构 ⑴每8个GLB或4个孪生GLB，连同对应的ORP、IOC等构成一个大块，1016共有两个大块。 ⑵每个大块还包括两个专用输入端(IN0和IN1, 另一个大块为IN3和IN4)和一个公共的乘积项OE。 ⑶这两个输入端不经过锁存器直接输入，且只能为本大块内的GLB使用。 ⑷乘积项OE由本大块中某个GLB的PT19乘积项产生。GLB和I/O均可使用null ⑷乘积项OE由本大块中某个GLB的PT19乘积项产生而作为本大块所有16个I/O单元公用的OE输出使能信号 。用8选1MUX选择，避免每个需要三态输出的GLB都要产生OE信号。null㈡PLSI/ISPLSI1016的主要性能指标 ①1016的主要性能指标有速度、功耗等，反映在其型号上： ②其它性能指标： 输入电容≤10pF。 电源电压：4.75～5.25V(商业级)或4.5～5.5V(工业级/军级) 。 输入低电平：0～0.8V。 输入高电平：2.0～ ( Vcc+1)V。§3.3 FPGA的 原理和特点§3.3 FPGA的 原理和特点㈠FPGA的结构 CX3020结构图。图中画有三种逻辑块：小长方形的输入输出块IOB，大长方形的可组态逻辑块CLB，正方形的开关矩阵SM。最外一圈是输入输出块IOB，里面则是CLB和SM组成的阵列，各有8行8列。null块与块之间是纵横交错密如蛛网的连线，隐去了这些连线，画出了这些连线间相互连接的点，每个点对应于一个可编程的开关，FPGA的编程，就是控制这些开头的通和断，实现各个逻辑块之间的逻辑联接 。null①输入输出块IOB 可编程为输入、输出和双向I/O三种。 为输入组态时，外输入信号（TTL或CMOS电平）经转换器转换成内部 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 的逻辑电平后直接或通过输入缓冲寄存器（图下边那个）送入芯片内部；null为输出组态时，输出信号经过极性控制异或门、输出缓冲寄存器（可跨越）和三态缓冲电路送到I/O端； 为双向模式时，由三态输出使能信号，控制其方向。 缓冲寄存器的时钟可在CK1、CK2中挑选，其极性可选择，但CK1和CK2是芯片某一条边上的IOB共用的。与 PLSI/ISPLSI1016的IOC基本相似。 null②可组态逻辑块CLB CLB分为组合逻辑、寄存器两部分。 触发器QX和QY，它们的激励可来自外部输入数据，也可来自组合逻辑输出F和G。null时钟由外部提供，极性可编程。 输出可以送至相应的输出端，也可反馈到组合逻辑阵列。null组合逻辑阵列跨越触发器直接输出。 复位方式有外信号直接复位和芯片内部全局复位两种。逻辑块粒度小是FPGA的一个特点。 null组合逻辑实际上是一个5变量输入的PROM()阵列，可以实现5变量的任意函数或两个4变量的任意函数。null③开关矩阵SM。 FPGA中有极丰富的可编程互连（PI），正是通过对PI的编程，将各个CLB、IOB有效组合起来，实现系统的逻辑功能。 这些PI中有一种通用连线，它们5根一排，整齐排列在CLB矩阵行与行、列与列之间的网格上，CLB的输出可通过就近的“通用PI”送往其它CLB或IOB。 开关矩阵SM，就是这些通用PI交接处的编程转接控制逻辑，有20种转接方式。 null④其它可编程互连(PI) FPGA除了通用PI外，还有其它两种可编程互连，直接PI和长线PI。 直接PI是每个CLB与相邻的4个CLB之间及最外层CLB与相邻IOB之间的PI。null长线PI则是贯穿整个芯片的连接线。(只画出XC3020中部分结构、垂直长线和水平长线)。null⑤静态存储器(SRAM)。 通用、直接和长线PI与各CLB、IOB之间，靠编程开关连接；而这些开关的通和断，靠对应的可组态的存储器单元控制。 存储器单元是一种静态存储器SRAM。如果断电，关于开关通、断的信息便全部丢失。 FPGA不能单独使用，需配上一块PROM（或EPROM）保存所有编程信息。每次使用通电时，首先将PROM中的编程信息传送到FPGA的可组态存储器，才能运行。 FPGA的PI是分布式的互联，ispLSI1016 的GRP是集中式的互联 null㈡FPGA电气性能指标。 ①FPGA的CLB粒度小，单级传输延时小，但如果串行级联使用，实际的传输延迟较大。传输延迟较难预计。 ②FPGA的功耗较小，通常比HDPLD低。 §3.4 FPGA与HDPLD比较和选用§3.4 FPGA与HDPLD比较和选用㈠结构上的主要区别是 ①逻辑块的粒度不同。逻辑块：指PLD器件中按结构划分，块间靠互连系统联系，相对独立的组合逻辑阵列。FPGA逻辑块粒度小，普通HDPLD的逻辑块粒度较大(有数十个输入端和一、二十个输出端) 。ATV5000为4块分区；ispLSI1016为16块GLB；CX3020为64块CLB。§3.4 FPGA与HDPLD比较和选用§3.4 FPGA与HDPLD比较和选用②逻辑块间的互连结构不同。HDPLD的逻辑块互连是集总式的，特点是等延时；FPGA的互连则是分布式的，延时与布局有关。 ③pLSI/ispLSI器件属阵列型HD-PLD，其GRP是集总式互连，而GLB的粒度又较小，兼有阵列型和单元型HDPLD的优点。 null㈡应用范围也有所不同。 逻辑系统可分成两类：一类是控制密集型，另一类是数据密集型。 控制密集型也称逻辑密集型，仅需要很少的数据处理能力，但逻辑关系一般都复杂。如高速缓存控制、DRAM控制和DMA控制等， (wait, ready, transmit; wait, ready, receive, verify) 。null数据密集型，需要大量数据处理能力(如数据反复的加减乘除运算)，其应用多见于通讯领域。 下面从速度与性能，逻辑利用率，设计方便性，编程技术，几个方面比较和选用。null①速度与性能。 速度与性能是单元速度和互连速度的组合。 ⑴单元速度。 数据密集型系统中每个单元所需的输入端较少，逻辑较简单，一级CLB便可实现，延时很小，因而单元速度较高。宜用单元型HDPLD。 控制密集型系统则相反，通常是输入密集型的，逻辑复杂，CLB的输入端往往不够，需把多个CLB串联起来，其延时成倍增长，速度急剧降低。宜用阵列型HDPLD。null⑵互连速度也如此。 数据密集型系统，用单元型HDPLD，所需级数少，可以将相关数据位紧密排列在一起，使互连的路线较短，互连速度提高。宜用单元型HDPLD。 控制密集型系统，由于信号关系错综复杂，既使多个CLB串联并反复布局，也存在互连通道长、节点多等缺点，互连速度低。宜用阵列型HDPLD。 ⑶ Lattice pLSI/ispLSI器件，介于单元型HDPLD和阵列型HDPLD之间，兼有两者优点。null②逻辑利用率 逻辑利用率是指器件中资源被利用的程度。 控制密集型系统，逻辑复杂，数据存储少；对应于阵列型PLD逻辑强而寄存器较少。宜用阵列型HDPLD。 数据密集型系统逻辑简单，数据存储多；对应于单元型PLD逻辑弱而寄存器较多。宜用单元型HDPLD。 Lattice pLSI/ispLSI器件的逻辑与寄存器之比较为适中，适用于数据功能与控制功能相结合的系统。null③设计方便性。 ⑴性能的可预测性，阵列型优于单元型PLD。 对阵列型PLD，通常只要输入、输出端口数，内部门和触发器数不超过芯片的资源并有一定富裕量，逻辑电路总是可以实现的，其延迟也可以估计出来。 对单元型PLD，则很难事先预测逻辑级数、延迟及速度，每次布局得到的结果也会差别很大。 Lattice pLSI /ispLSI也有很好的可预测性。null⑵设计的可更改性，阵列型优于单元型PLD。 对阵列型HDPLD，改动设计，性能改变不大，只是引脚排列常常需要变动。 单元型PLD则不行，因为每次逻辑变动都要重新布局，性能变化有时很大。 Lattice pLSI /ispLSI有独到的长处，它的ORP可使设计者，在先制好印制板的条件下进行设计。 ⑶设计的周期，阵列型优于单元型PLD。 单元型PLD，除了逻辑设计外，还要进行时延、布局设计，编程时间需数小时。 阵列型PLD编程只需数分钟。  Lattice pLSI /ispLSI 编程也只需数分钟。null⑷ 设计方式，阵列型优于单元型PLD。 单元型FPGA和阵列型PLD都可以用原理图输入，还可用逻辑方程、真值表、状态图等文件方式输入。 Lattice pLSI /ispLSI与阵列型PLD一样。null④编程技术。 FPGA编程信息存放在外部附加存储器芯片上，其保密性能差。但也有不需要的。 编程工艺结构，目前在HDPLD中采用的有4种(反熔丝、UV-EPROM、E2COMS、SRAM) ，E2COMS应用更方便。 综述：Lattice的pLSI/ispLSI比较适合一般数字系统设计。