2021年数字IC设计工程师招聘模拟面试模拟笔试100题附答案

数字IC 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 工程师招聘面试笔试100 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 附答案1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定因果关系。异步逻辑是各时钟之间没有固定因果关系。同步时序逻辑电路特点：各触发器时钟端所有连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路状态才干变化。变化后状态将始终保持到下一种时钟脉冲到来，此时无论外部输入x有无变化，状态表中每个状态都是稳定。       异步时序逻辑电路特点：电路中除可以使用带时钟触发器外，还可以使用不带时钟触发器和延迟元件作为存储元件，电路中没有统一时钟，电路状态变化由外部输入变化直接引起。 2：同步电路和异步电路区别：同步电路：存储电路中所有触发器时钟输入端都接同一种时钟脉冲源，因而所有触发器状态变化都与所加时钟脉冲信号同步。异步电路：电路没有统一时钟，有些触发器时钟输入端与时钟脉冲源相连，只有这些触发器状态变化与时钟脉冲同步，而其她触发器状态变化不与时钟脉冲同步。 3：时序设计实质：时序设计实质就是满足每一种触发器建立/保持时间规定。 4：建立时间与保持时间概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端数据必要保持不变最小时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端数据必要保持不变最小时间。 5：为什么触发器要满足建立时间和保持时间？由于触发器内部数据形成是需要一定期间，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器输出将不稳定，在0和1之间变化，这时需要通过一种恢复时间，其输出才干稳定，但稳定后值并不一定是你输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟也许不满足建立保持时间而使本级触发器产生亚稳态传播到背面逻辑中，导致亚稳态传播。（比较容易理解方式）换个方式理解：需要建立时间是由于触发器D端像一种锁存器在接受数据，为了稳定设立前级门状态需要一段稳定期间；需要保持时间是由于在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。 6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？      这也是一种异步电路同步化问题。亚稳态是指触发器无法在某个规定期间段内到达一种可以确认状态。使用两级触发器来使异步电路同步化电路其实叫做“一位同步器”，她只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播原理：假设第一级触发器输入不满足其建立保持时间，它在第一种脉冲沿到来后输出数据就为亚稳态，那么在下一种脉冲沿到来之前，其输出亚稳态数据在一段恢复时间后必要稳定下来，并且稳定数据必要满足第二级触发器建立时间，如果都满足了，在下一种脉冲沿到来时，第二级触发器将不会浮现亚稳态，由于其输入端数据满足其建立保持时间。同步器有效条件：第一级触发器进入亚稳态后恢复时间+第二级触发器建立时间<=时钟周期。更确切地说，输入脉冲宽度必要不不大于同步时钟周期与第一级触发器所需保持时间之和。最保险脉冲宽度是两倍同步时钟周期。因此，这样同步电路对于从较慢时钟域来异步信号进入较快时钟域比较有效，对于进入一种较慢时钟域，则没有作用。 7：系统最高速度计算（最快时钟频率）和流水线设计思想：      同步电路速度是指同步系统时钟速度，同步时钟愈快，电路解决数据时间间隔越短，电路在单位时间内解决数据量就愈大。假设Tco是触发器输入数据被时钟打入到触发器到数据到达触发器输出端延时时间(Tco=Tsetpup+Thold)；Tdelay是组合逻辑延时；Tsetup是Ｄ触发器建立时间。假设数据已被时钟打入D触发器，那么数据到达第一种触发器Ｑ输出端需要延时时间是Tco，通过组合逻辑延时时间为Tdelay，然后到达第二个触发器Ｄ端，要但愿时钟能在第二个触发器再次被稳定地打入触发器，则时钟延迟必要不不大于Tco＋Tdelay＋Tsetup，也就是说最小时钟周期Tmin=Tco＋Tdelay＋Tsetup，即最快时钟频率Fmax=1/Tmin。FPGA开发软件也是通过这种办法来计算系统最高运营速度Fmax。由于Tco和Tsetup是由详细器件工艺决定，故设计电路时只能变化组合逻辑延迟时间Tdelay，因此说缩短触发器间组合逻辑延时时间是提高同步电路速度核心所在。由于普通同步电路都不不大于一级锁存，而要使电路稳定工作，时钟周期必要满足最大延时规定。故只有缩短最长延时途径，才干提高电路工作频率。可以将较大组合逻辑分解为较小N块，通过恰当办法平均分派组合逻辑，然后在中间插入触发器，并和原触发器使用相似时钟，就可以避免在两个触发器之间浮现过大延时，消除速度瓶颈，这样可以提高电路工作频率。这就是所谓"流水线"技术基本设计思想，即原设计速度受限某些用一种时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因而系统工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，此外硬件面积也会稍有增长。 8：时序约束概念和基本方略？时序约束重要涉及周期约束，偏移约束，静态时序途径约束三种。通过附加时序约束可以综合布线工具调节映射和布局布线，使设计达届时序规定。附加时序约束普通方略是先附加全局约束，然后对迅速和慢速例外途径附加专门约束。附加全局约束时，一方面定义设计所有时钟，对各时钟域内同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束、对全组合逻辑PADTOPAD途径附加约束。附加专门约束时，一方面约束分组之间途径，然后约束快、慢速例外途径和多周期途径，以及其她特殊途径。9：附加约束作用？1：提高设计工作频率（减少了逻辑和布线延时）；2：获得对的时序分析 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 ；（静态时序分析工具以约束作为判断时序与否满足设计规定原则，因而规定设计者对的输入约束，以便静态时序分析工具可以对的输出时序报告）3：指定FPGA/CPLD电气原则和引脚位置。 10：FPGA设计工程师努力方向：SOPC，高速串行I/O，低功耗，可靠性，可测试性和设计验证流程优化等方面。随着芯片工艺提高，芯片容量、集成度都在增长，FPGA设计也朝着高速、高度集成、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备条件，尽量在上板之前查出bug，将发现bug时间提前，这也是某些公司花大力气设计仿真平台因素。此外随着单板功能提高、成本压力，低功耗也逐渐进入FPGA设计者考虑范畴，完毕相似功能下，考虑如何可以使芯片功耗最低，据说altera、xilinx都在依照自己芯片特点整顿如何减少功耗文档。高速串行IO应用，也丰富了FPGA应用范畴，象xilinxv2pro中高速链路也逐渐被应用。 11：对于多位异步信号如何进行同步？      对以一位异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位异步信号，可以采用如下办法：1：可以采用保持寄存器加握手信号办法（多数据，控制，地址）；2：特殊详细应用电路构造,依照应用不同而不同；3：异步FIFO。（最惯用缓存单元是DPRAM） 12：FPGA和CPLD区别？  CPLDFPGA内部构造Productterm（基于乘积项）LookupTable（基于查找表）程序存储内部EEPROM/FLASHSRAM，外挂EEPROM资源类型组合逻辑资源丰富时序逻辑资源丰富集成度低高使用场合完毕控制逻辑能完毕比较复杂算法速度慢快？？其她资源－PLL、RAM和乘法器等保密性可加密普通不能保密13：锁存器（latch）和触发器（flip-flop）区别？      电平敏感存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同步钟之间信号同步。      有交叉耦合门构成双稳态存储原件称为触发器。分为上升沿触发和下降沿触发。可以以为是两个不同电平敏感锁存器串连而成。前一种锁存器决定了触发器建立时间，后一种锁存器则决定了保持时间。 14：FPGA芯片内有哪两种存储器资源？      FPGA芯片内有两种存储器资源：一种叫BLOCKRAM,另一种是由LUT配备成内部存储器（也就是分布式RAM）。BLOCKRAM由一定数量固定大小存储块构成，使用BLOCKRAM资源不占用额外逻辑资源，并且速度快。但是使用时候消耗BLOCKRAM资源是其块大小整数倍。 15：什么是时钟抖动？      时钟抖动是指芯片某一种给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同周期上也许加长或缩短。它是一种平均值为0平均变量。 16：FPGA设计中对时钟使用？（例如分频等）      FPGA芯片有固定期钟路由，这些路由能有减少时钟抖动和偏差。需要对时钟进行相位移动或变频时候，普通不容许对时钟进行逻辑操作，这样不但会增长时钟偏差和抖动，还会使时钟带上毛刺。普通解决办法是采用FPGA芯片自带时钟管理器如PLL,DLL或DCM，或者把逻辑转换到触发器D输入（这些也是对时钟逻辑操作代替方案）。 17：FPGA设计中如何实现同步时序电路延时？      一方面说说异步电路延时实现：异步电路一半是通过加buffer、两级与非门等来实现延时（我还没用过因此也不是很清晰），但这是不适合同步电路实现延时。在同步电路中，对于比较大和特殊规定延时，一半通过高速时钟产生计数器，通过计数器来控制延时；对于比较小延时，可以通过触发器打一拍，但是这样只能延迟一种时钟周期。 18：FPGA中可以综合实现为RAM/ROM/CAM三种资源及其注意事项？      三种资源：BLOCKRAM，触发器（FF），查找表（LUT）；注意事项：1：在生成RAM等存储单元时，应当首选BLOCKRAM资源；其因素有二：第一：使用BLOCKRAM等资源，可以节约更多FF和4-LUT等底层可编程单元。使用BLOCKRAM可以说是“不用白不用”，是最大限度发挥器件效能，节约成本一种体现；第二：BLOCKRAM是一种可以配备硬件构造，其可靠性和速度与用LUT和REGISTER构建存储器更有优势。2：弄清FPGA硬件构造，合理使用BLOCKRAM资源；3：分析BLOCKRAM容量，高效使用BLOCKRAM资源；4：分布式RAM资源（DISTRIBUTERAM） 19：Xilinx中与全局时钟资源和DLL有关硬件原语：      惯用与全局时钟资源有关Xilinx器件原语涉及：IBUFG,IBUFGDS,BUFG,BUFGP,BUFGCE,BUFGMUX,BUFGDLL,DCM等。关于各个器件原语解释可以参照《FPGA设计指引准则》p50某些。 20：HDL语言层次概念？      HDL语言是分层次、类型，最惯用层次概念有系统与原则级、功能模块级，行为级，寄存器传播级和门级。系统级，算法级，RTL级(行为级)，门级，开关级21：查找表原理与构造？      查找表（look-up-table）简称为LUT，LUT本质上就是一种RAM。当前FPGA中多使用4输入LUT，因此每一种LUT可以当作一种有4位地址线16x1RAM。当顾客通过原理图或HDL语言描述了一种逻辑电路后来，PLD/FPGA开发软件会自动计算逻辑电路所有也许成果，并把成果事先写入RAM,这样，每输入一种信号进行逻辑运算就等于输入一种地址进行查表，找出地址相应 内容 财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容 ，然后输出即可 22：IC设计前端到后端流程和EDA工具？      设计前端也称逻辑设计，后端设计也称物理设计，两者并没有严格界限，普通涉及到与工艺关于设计就是后端设计。      1：规格制定：客户向芯片设计公司提出设计规定。      2：详细设计：芯片设计公司（Fabless）依照客户提出规格规定，拿出设计解决方案和详细实现架构，划分模块功能。当前架构验证普通基于systemC语言，对价后模型仿真可以使用systemC仿真工具。例如：CoCentric和VisualElite等。      3：HDL编码：设计输入工具：ultra，visualVHDL等      4：仿真验证：modelsim      5：逻辑综合：synplify      6：静态时序分析：synopsysPrimeTime      7：形式验证：SynopsysFormality. 23：寄生效应在IC设计中如何加以克服和运用（这是我理解，原题好像是说，IC设计过程中将寄生效应如何反馈影响设计师设计方案）？所谓寄生效应就是那些溜进你PCB并在电路中大施破坏、令人头痛、因素不明小故障。它们就是渗入高速电路中隐藏寄生电容和寄生电感。其中涉及由封装引脚和印制线过长形成寄生电感；焊盘到地、焊盘到电源平面和焊盘到印制线之间形成寄生电容；通孔之间互相影响，以及许多其他也许寄生效应。抱负状态下，导线是没有电阻，电容和电感。而在实际中，导线用到了金属铜，它有一定电阻率，如果导线足够长，积累电阻也相称可观。两条平行导线，如果互相之间有电压差别，就相称于形成了一种平行板电容器（你想象一下）。通电导线周边会形成磁场（特别是电流变化时），磁场会产生感生电场，会对电子移动产生影响，可以说每条实际导线涉及元器件管脚都会产生感生电动势，这也就是寄生电感。在直流或者低频状况下，这种寄生效应看不太出来。而在交流特别是高频交流条件下，影响就非常巨大了。依照复阻抗公式，电容、电感会在交流状况下会对电流移动产生巨大阻碍，也就可以折算成阻抗。这种寄生效应很难克服，也难摸到。只能通过优化线路，尽量使用管脚短SMT元器件来减少其影响，要完全消除是不也许。24：用flip-flop和logic-gate设计一种1位加法器，输入carryin和current-stage，输出carryout和next-stage？carryout=carryin*current-stage；与门next-stage=carryin’*current-stage+carryin*current-stage’；与门，非门，或门（或者异或门）module(clk,current-stage,carryin,next-stage,carryout);inputclk，current-stage,carryin;outputnext-stage,carryout;always@(posedgeclk)carryout<=carryin¤t-stage;nextstage<=25：设计一种自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零，1.画出fsm（有限状态机）2.用verilog编程，语法要符合FPGA设计规定3.设计工程中可使用工具及设计大体过程？设计过程：1、一方面拟定输入输出，A=1表达投入10分，B=1表达投入5分，Y=1表达弹出饮料，Z=1表达找零。2、拟定电路状态，S0表达没有进行投币，S1表达已有5分硬币。3、画出状态转移图。modulesell(clk,rst,a,b,y,z);inputclk,rst,a,b;outputy,z;parameters0=0,s1=1;regstate,next_state;always@(posedgeclk)beginif(!rst)state<=s0;elsestate<=next_state;endalways@(aorborcstate)beginy=0;z=0;case(state)s0：if(a==1&&b==0)next_state=s1;elseif(a==0&&b==1)beginnext_state=s0；y=1;endelsenext_state=s0;s1：if(a==1&&b==0)beginnext_state=s0;y=1;endelseif(a==0&&b==1)beginnext_state=s0；y=1;z=1;endelsenext_state=s0;default：next_state=s0;endcaseendendmodule扩展：设计一种自动售饮料机逻辑电路。它投币口每次只能投入一枚五角或一元硬币。投入一元五角硬币后给出饮料；投入两元硬币时给出饮料并找回五角。拟定输入输出，投入一元硬币A=1，投入五角硬币B=1，给出饮料Y=1，找回五角Z=1；拟定电路状态数，投币前初始状态为S0，投入五角硬币为S1，投入一元硬币为S2。画出转该转移图，依照状态转移图可以写成Verilog代码。26：什么是"线与"逻辑,要实现它,在硬件特性上有什么详细规定?      线与逻辑是两个输出信号相连可以实现与功能。在硬件上,要用oc门来实现,由于不用oc门也许使灌电流过大,而烧坏逻辑门.同步在输出端口应加一种上拉电阻。oc门就是集电极开路门。od门是漏极开路门。 27：什么是竞争与冒险现象?如何判断?如何消除?      在组合电路中，某一输入变量通过不同途径传播后，到达电路中某一汇合点时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误现象叫做冒险。（也就是由于竞争产生毛刺叫做冒险）。判断办法：代数法（如果布尔式中有相反信号则也许产生竞争和冒险现象）；卡诺图：有两个相切卡诺圈并且相切处没有被其她卡诺圈包围，就有也许浮现竞争冒险；实验法：示波器观测；解决办法：1：加滤波电容，消除毛刺影响；2：加选通信号，避开毛刺；3：增长冗余项消除逻辑冒险。门电路两个输入信号同步向相反逻辑电平跳变称为竞争；由于竞争而在电路输出端也许产生尖峰脉冲现象称为竞争冒险。如果逻辑函数在一定条件下可以化简成Y=A+A’或Y=AA’则可以判断存在竞争冒险现象（只是一种变量变化状况）。消除办法，接入滤波电容，引入选通脉冲，增长冗余逻辑28：你懂得那些惯用逻辑电平?TTL与COMS电平可以直接互连吗？惯用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（EmitterCoupledLogic）、PECL（Pseudo/PositiveEmitterCoupledLogic）、LVDS（LowVoltageDifferentialSignaling）、GTL（GunningTransceiverLogic）、BTL（BackplaneTransceiverLogic）、ETL（enhancedtransceiverlogic）、GTLP（GunningTransceiverLogicPlus）；RS232、RS422、RS485（12V，5V，3.3V）；也有一种答案是：惯用逻辑电平：12V，5V，3.3V。TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V有在5V。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。用CMOS可直接驱动TTL;加上拉电阻后,TTL可驱动CMOS.上拉电阻用途：1、当TTL电路驱动COMS电路时，如果TTL电路输出高电平低于COMS电路最低高电平（普通为3.5V），这时就需要在TTL输出端接上拉电阻，以提高输出高电平值。2、OC门电路必要加上拉电阻，以提高输出高电平值。3、为加大输出引脚驱动能力，有单片机管脚上也常使用上拉电阻。4、在COMS芯片上，为了防止静电导致损坏，不用管脚不能悬空，普通接上拉电阻产生减少输入阻抗，提供泄荷通路。5、芯片管脚加上拉电阻来提高输出电平，从而提高芯片输入信号噪声容限增强抗干扰能力。6、提高总线抗电磁干扰能力。管脚悬空就比较容易接受外界电磁干扰。7、长线传播中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效抑制反射波干扰。上拉电阻阻值选取原则涉及:1、从节约功耗及芯片灌电流能力考虑应当足够大；电阻大，电流小。2、从保证足够驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大上拉电阻也许边沿变平缓。综合考虑以上三点,普通在1k到10k之间选用。对下拉电阻也有类似道理。OC门电路必要加上拉电阻，以提高输出高电平值。OC门电路要输出“1”时才需要加上拉电阻不加主线就没有高电平在有时咱们用OC门作驱动（例如控制一种LED）灌电流工作时就可以不加上拉电阻总之加上拉电阻可以提高驱动能力。 29：IC设计中同步复位与异步复位区别？同步复位在时钟沿变化时，完毕复位动作。异步复位不论时钟，只要复位信号满足条件，就完毕复位动作。异步复位对复位信号规定比较高，不能有毛刺，如果其与时钟关系不拟定，也也许浮现亚稳态。 30：MOORE与MEELEY状态机特性？      Moore状态机输出仅与当前状态值关于，且只在时钟边沿到来时才会有状态变化。      Mealy状态机输出不但与当前状态值关于，并且与当前输入值关于。 31：多时域设计中,如何解决信号跨时域？      不同步钟域之间信号通信时需要进行同步解决，这样可以防止新时钟域中第一级触发器亚稳态信号对下级逻辑导致影响。信号跨时钟域同步：当单个信号跨时钟域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步FIFO来实现时钟同步；第三种办法就是采用握手信号。 32：说说静态、动态时序模仿优缺陷？静态时序分析是采用穷尽分析办法来提取出整个电路存在所有时序途径，计算信号在这些途径上传播延时，检查信号建立和保持时间与否满足时序规定，通过对最大途径延时和最小途径延时分析，找出违背时序约束错误。它不需要输入向量就能穷尽所有途径，且运营速度不久、占用内存较少，不但可以对芯片设计进行全面时序功能检查，并且还可运用时序分析成果来优化设计，因而静态时序分析已经越来越多地被用到数字集成电路设计验证中。动态时序模仿就是普通仿真，由于不也许产生完备测试向量，覆盖门级网表中每一条途径。因而在动态时序分析中，无法暴露某些途径上也许存在时序问题； 33：一种四级Mux,其中第二级信号为核心信号如何改进timing.？      核心：将第二级信号放到最后输出一级输出，同步注意修改片选信号，保证其优先级未被修改。（为什么？） 34：给出一种门级图,又给了各个门传播延时,问核心途径是什么,还问给出输入，使得输出依赖于核心途径？核心途径就是输入到输出延时最大途径，找到了核心途径便能求得最大时钟频率。35：为什么一种原则倒相器中P管宽长比要比N管宽长比大?      和载流子关于，P管是空穴导电，N管是电子导电，电子迁移率不不大于空穴，同样电场下，N管电流不不大于P管，因而要增大P管宽长比，使之对称，这样才干使得两者上升时间下降时间相等、高低电平噪声容限同样、充电放电时间相等。36：用mos管搭出一种二输入与非门？      <数字电子技术基本（第五版）>92页与非门：上并下串或非门：上串下并37：画出NOT,NAND,NOR符号,真值表,尚有transistorlevel（晶体管级）电路？      <数字电子技术基本（第五版）>117页—134页38：画出CMOS图,画出tow-to-onemuxgate.(威盛VIA.11.06上海笔试试题)？ Y=SA+S’B运用与非门和反相器，进行变换后Y=((SA)’*(S’A)’)’，三个与非门，一种反相器。也可以用传播门来实现数据选取器或者是异或门。39：用一种二选一mux和一种inv实现异或？其中:B连接是地址输入端，A和A非连接是数据选取端,F相应是输出端,使能端固定接地置零(没有画出来). Y=BA’+B’A运用4选1实现F(x,y,z)=xz+yz'F(x,y,z)=xyz+xy’z+xyz'+x’yz’=x’y’0+x’yz’+xy’z+xy1Y=A’B’D0+A’BD1+AB’D2+ABD3因此D0=0，D1=z’，D2=z，D3=140：画出CMOS电路晶体管级电路图,实现Y=A*B+C(D+E).(仕兰微电子)？画出Y=A*B+CCMOS电路图，画出Y=A*B+C*DCMOS电路图。运用与非门和或非门实现Y=A*B+C(D+E)=((AB’)(CD)’(CE)’)’三个两输入与非门，一种三输入与非门Y=A*B+C=((AB)’C’)一种反相器，两个两输入与非门Y=A*B+C*D=((AB)’(CD)’)’三个两输入与非门41：用与非门等设计全加法器？（华为）      《数字电子技术基本》192页。 通过摩根定律化成用与非门实现。42：A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1个数比0多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制？（与非-与非形式）先画出卡诺图来化简，化成与或形式，再两次取反便可。43：画出一种CMOSD锁存器电路图和版图？ 也可以将右图中与非门和反相器用CMOS电路画出来。44：LATCH和DFF概念和区别？ 45：latch与register区别,为什么当前多用register.行为级描述中latch如何产生？      latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不恰当应用latch则会大量挥霍芯片资源。 46：用D触发器做个二分频电路？画出逻辑电路？modulediv2(clk,rst,clk_out);inputclk,rst;outputregclk_out;always@(posedgeclk)beginif(!rst)clk_out<=0;elseclk_out<=~clk_out;endendmodule现实工程设计中普通不采用这样方式来设计，二分频普通通过DCM来实现。通过DCM得到分频信号没有相位差。 或者是从Q端引出加一种反相器。47：什么是状态图？      状态图是以几何图形方式来描述时序逻辑电路状态转移规律以及输出与输入关系。 48：用你熟悉设计方式设计一种可预置初值7进制循环计数器,15进制呢？modulecounter7(clk,rst,load,data,cout);inputclk,rst,load;input[2:0]data;outputreg[2:0]cout;always@(posedgeclk)beginif(!rst)cout<=3’d0;elseif(load)cout<=data;elseif(cout>=3’d6)cout<=3’d0;elsecout<=cout+3’d1;endendmodule  49：你所懂得可编程逻辑器件有哪些？      PAL，PLA，GAL，CPLD，FPGA 50：用Verilog或VHDL写一段代码,实现消除一种glitch（毛刺）？将传播过来信号通过两级触发器就可以消除毛刺。（这是我自己采用方式：这种方式消除毛刺是需要满足一定条件，并不能保证一定可以消除）module(clk,data,q_out)inputclk,data;outputregq_out;regq1;always@(posedgeclk)beginq1<=data;q_out<=q1;endendmodule51：SRAM,FALSHMEMORY,DRAM，SSRAM及SDRAM区别?SRAM：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，不像DRAM需要不断REFRESH，制导致本较高，通惯用来作为快取(CACHE)记忆体使用。FLASH：闪存，存取速度慢，容量大，掉电后数据不会丢失DRAM：动态随机存储器，必要不断重新加强(REFRESHED)电位差量，否则电位差将减少至无法有足够能量体现每一种记忆单位处在何种状态。价格比SRAM便宜，但访问速度较慢，耗电量较大，惯用作计算机内存使用。SSRAM：即同步静态随机存取存储器。对于SSRAM所有访问都在时钟上升/下降沿启动。地址、数据输入和其他控制信号均于时钟信号有关。SDRAM：即同步动态随机存取存储器。 52：有四种复用方式，频分多路复用，写出此外三种？      四种复用方式：频分多路复用（FDMA），时分多路复用（TDMA），码分多路复用（CDMA），波分多路复用（WDMA）。 53：ASIC设计流程中什么时候修正Setuptimeviolation和Holdtimeviolation?如何修正？解释setup和holdtimeviolation，画图阐明，并阐明解决办法。（威盛VIA.11.06上海笔试试题）见前面建立时间和保持时间，violation违背，不满足 54：给出一种组合逻辑电路，规定分析逻辑功能。      所谓组合逻辑电路分析，就是找出给定逻辑电路输出和输入之间关系，并指出电路逻辑功能。分析过程普通按下列环节进行：1：依照给定逻辑电路，从输入端开始，逐级推导出输出端逻辑函数表达式。2：依照输出函数表达式列出真值表；3：用文字概括处电路逻辑功能； 55：如何防止亚稳态？亚稳态是指触发器无法在某个规定期间段内达到一种可确认状态。当一种触发器进入亚稳态时，既无法预测该单元输出电平，也无法预测何时输出才干稳定在某个对的电平上。在这个稳定期间，触发器输出某些中间级电平，或者也许处在振荡状态，并且这种无用输出电平可以沿信号通道上各个触发器级联式传播下去。解决办法：1减少系统时钟频率2用反映更快FF3引入同步机制，防止亚稳态传播（可以采用前面说加两级触发器）。4改进时钟质量，用边沿变化迅速时钟信号 56：基尔霍夫定理内容基尔霍夫定律涉及电流定律和电压定律：电流定律：在集总电路中，在任一瞬时，流向某一结点电流之和恒等于由该结点流出电流之和。电压定律：在集总电路中，在任一瞬间，沿电路中任一回路绕行一周，在该回路上HYPERLINK""\t"_blank"电动势之和恒等于各HYPERLINK""\t"_blank"电阻上电压降之和。57：描述反馈电路概念，列举她们应用。反馈，就是在电路系统中，把输出回路中电量（电压或电流）输入到输入回路中去。反馈类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。负反馈长处：减少放大器增益敏捷度，变化输入电阻和输出电阻，改进放大器线性和非线性失真，有效地扩展放大器通频带，自动调节作用。电压负反馈特点：电路输出电压趋向于维持恒定。电流负反馈特点：电路输出电流趋向于维持恒定。58：有源滤波器和无源滤波器区别无源滤波器：这种电路重要有无源元件R、L和C构成有源滤波器：集成运放和R、C构成，具备不用电感、体积小、重量轻等长处。集成运放开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具备一定电压放大和缓冲作用。但集成运放带宽有限，因此当前有源滤波电路工作频率难以做得很高。59：给了regsetup，hold时间，求中间组合逻辑delay范畴。TdelayTsetup+Thold+Tdelay（用来计算最高时钟频率）Tco=Tsetup+Thold即触发器传播延时60、时钟周期为T,触发器D1寄存器到输出时间（触发器延时Tco）最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max,最小为T2min。问，触发器D2建立时间T3和保持时间应满足什么条件。T3setup>T+T2max时钟沿到来之前数据稳定期间（越大越好），一种时钟周期T加上最大逻辑延时。T3hold>T1min+T2min时钟沿到来之后数据保持最短时间，一定要不不大于最小延时也就是T1min+T2min61、给出某个普通时序电路图，有Tsetup，Tdelay，Tck->q（Tco），尚有clockdelay,写出决定最大时钟因素，同步给出表达式。T+Tclkdealy>Tsetup+Tco+Tdelay;Thold>Tclkdelay+Tco+Tdelay；保持时间与时钟周期无关62、实现三分频电路，3/2分频电路等（偶数倍分频奇数倍分频）图2是3分频电路，用JK-FF实现3分频很以便，不需要附加任何逻辑电路就能实现同步计数分频。但用D-FF实现3分频时，必要附加译码反馈电路，如图2所示译码复位电路，强制计数状态返回到初始全零状态，就是用NOR门电路把Q2，Q1=“11B”状态译码产生“H”电平复位脉冲，逼迫FF1和FF2同步瞬间（在下一时钟输入Fi脉冲到来之前）复零，于是Q2，Q1=“11B”状态仅瞬间作为“毛刺”存在而不影响分频周期，这种“毛刺”仅在Q1中存在，实用中也许会导致错误，应当附加时钟同步电路或阻容低通滤波电路来滤除，或者仅使用Q2作为输出。D-FF3分频，还可以用AND门对Q2，Q1译码来实现返回答零。63、名词解释CMOS（ComplementaryMetalOxideSemiconductor），互补金属氧化物半导体，电压控制一种放大器件。是构成CMOS数字集成电路基本单元。MCU(MicroControllerUnit)中文名称为微控制单元，又称单片微型计算机(SingleChipMicrocomputer)或者单片机，是指随着大规模集成电路浮现及其发展，将计算机CPU、RAM、ROM、定期数计器和各种I/O接口集成在一片芯片上，形成芯片级计算机，为不同应用场合做不同组合控制。RISC（reducedinstructionsetcomputer，精简指令集计算机）是一种执行较少类型计算机指令微解决器，来源于80年代MIPS主机（即RISC机），RISC机中采用微解决器统称RISC解决器。这样一来，它可以以更迅速度执行操作（每秒执行更多百万条指令，即MIPS）。由于计算机执行每个指令类型都需要额外晶体管和电路元件，计算机指令集越大就会使微解决器更复杂，执行操作也会更慢。CISC是HYPERLINK""\t"_blank"复杂指令系记录算机（ComplexInstructionSetComputer）简称，微解决器是台式HYPERLINK""\t"_blank"计算机系统基本解决部件，每个微解决器核心是运营指令电路。指令由完毕任务各种环节所构成，把数值传送进HYPERLINK""\t"_blank"寄存器或进行相加运算。DSP（digitalsignalprocessor）是一种独特HYPERLINK""\t"_blank"微解决器，是以数字信号来解决大量信息器件。其工作原理是接受HYPERLINK""\t"_blank"模仿信号，转换为0或1HYPERLINK""\t"_blank"数字信号。再对数字信号进行修改、删除、强化，并在其她系统芯片中把数字数据解译回模仿数据或实际环境格式。它不但具备可编程性，并且其实时运营速度可达每秒数以千万条复杂指令程序，远远超过通用微解决器，是数字化电子世界中日益重要电脑芯片。它强大数据解决能力和高运营速度，是最值得称道两大特色。FPGA（Field－ProgrammableGateArray），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件基本上进一步发展产物。它是作为HYPERLINK""\t"_blank"专用集成电路（ASIC）领域中一种半定制电路而浮现，既解决了定制电路局限性，又克服了原有可编程器件门电路数有限缺陷。ASIC:专用集成电路，它是面向专门用途电路，专门为一种顾客设计和制造。依照一种顾客特定规定，能以低研制成本，短、交货周期供货全定制，半定制集成电路。与门阵列等其他ASIC(ApplicationSpecificIC)相比，它们又具备设计开发周期短、设计制导致本低、开发工具先进、原则产品无需测试、质量稳定以及可实时在线检查等长处PCI(PeripheralComponentInterconnect)外围组件互连，一种由HYPERLINK""\t"_blank"英特尔（HYPERLINK""\t"_blank"Intel）公司1991年推出用于定义局部HYPERLINK""\t"_blank"总线原则。ECC是“ErrorCorrectingCode”简写，中文名称是“错误检查和纠正”。ECC是一种可以实现“错误检查和纠正”技术，ECC内存就是应用了这种技术内存，普通多应用在HYPERLINK""\t"_blank"服务器及图形工作站上，这将使整个HYPERLINK""\t"_blank"电脑系统在工作时更趋于安全稳定。DDR=DoubleDataRate双倍速率同步HYPERLINK""\t"_blank"动态随机存储器。严格说DDR应当叫DDRSDRAM，人们习惯称为DDR，其中，SDRAM是SynchronousDynamicRandomAccessMemory缩写，即同步动态HYPERLINK""\t"_blank"随机存取存储器。IRQ全称为InterruptRequest，即是“HYPERLINK""\t"_blank"中断祈求”意思（如下使用IRQ称呼）。IRQ作用就是在咱们所用电脑中，执行硬件中断祈求动作，用来停止其有关硬件工作状态USB,是英文UniversalSerialBUS（通用串行总线）缩写，而其中文简称为“通串线，是一种外部总线原则，用于规范电脑与外部设备连接和通讯。BIOS是英文"BasicInputOutputSystem"缩略语，直译过来后中文名称就是"基本输入输出系统"。其实，它是一组固化到HYPERLINK""\t"_blank"计算机内主板上一种HYPERLINK""\t"_blank"ROM芯片上HYPERLINK""\t"_blank"程序，它保存着计算机最重要基本输入输出程序、系统设立信息、开机后自检程序和系统自启动程序。其重要功能是为计算机提供最底层、最直接HYPERLINK""\t"_blank"硬件设立和控制。64、三极管特性曲线65、PleaseshowtheCMOSinverterschematic，layoutanditscrosssectionwithP-wellprocess.Plotitstransfercurve(Vout-Vin)andalsoexplaintheoperationregionofPMOSandNMOSforeachsegmentofthetransfercurve?（威盛笔试题circuitdesign-beijing-03.11.09）66、TodesignaCMOSinverterwithbalanceriseandfalltime，pleasedefinetherationofchannelwidthofPMOSandNMOSandexplain?P管要比N管宽67、PleasedrawthetransistorlevelschematicofaCMOS2inputANDgateandexplainwhichinputhasfasterresponseforoutputrisingedge.(lessdelaytime)。（威盛笔试题circuitdesign-beijing-03.11.09）68、为了实现逻辑Y=A’B+AB’+CD，请选用如下逻辑中一种，并阐明为什么？1）INV  2）AND  3）OR  4）NAND  5）NOR  6）XOR答案：NAND（未知）69、用波形表达D触发器功能。（扬智电子笔试）70、用传播门和倒向器搭一种边沿触发器（DFF）。（扬智电子笔试）通过级联两个D锁存器构成71、用逻辑门画出D触发器。（威盛VIA.11.06上海笔试试题）电平触发D触发器（D锁存器）紧记！边沿触发D触发器，有两个D锁存器构成72、画出DFF构造图,用verilog实现之。（威盛）moduledff(clk,d,qout);inputclk,d;outputqout;regqout;always@(posedgeclk)beginif(!reset)qout<=0;elseqout<=d;endendmodule73、画出一种CMOSD锁存器电路图和版图。（未知）或者是运用前面与非门搭D锁存器实现74、用filp-flop和logic-gate设计一种1位加法器，输入carryin和current-stage，输出carryout和next-stage.（未知）75、用D触发器做个4进制计数。（华为）按照时序逻辑电路设计环节来：写出状态转换表寄存器个数拟定状态编码卡诺图化简状态方程，驱动方程等阎石数字电路P31476、实现N位JohnsonCounter，N=5。（南山之桥）78、数字电路设计固然必问Verilog/VHDL，如设计计数器。（未知）79、请用HDL描述四位全加法器、5分频电路。（仕兰微电子）moduleadder4(a,b,ci,s,co);inputci;input[3:0]a,b;outputco;output[3:0]s;assign{co,s}=a+b+ci;endmodulemodulediv5(clk,rst,clk_out);inputclk,rst;outputclk_out;reg[3:0]count;always@(posedgeclk)beginif(!rst)begincount<=0;clk_out=0;endelseif(count==3’d5)begincount<=0;clk_out=~clk_out;endelsecount<=count+1;endendmodule实现奇数倍分频且占空比为50%状况：modulediv7(clk，reset_n，clkout);input    clk,reset_n;output    clkout;reg[3:0]  count;reg      div1;reg      div2;always@(posedgeclk)begin  if(！reset_n)      count<=3'b000;  else      case(count)        3'b000：count<=3'b001；        3'b001：count<=3'b010；        3'b010：count<=3'b011；        3'b011：count<=3'b100；        3'b100：count<=3'b101；        3'b101：count<=3'b110；        3'b110：count<=3'b000；        default：              count<=3'b000；      endcaseendalways@(posedgeclk)begin  if(！reset_n)      div1<=1'b0;  elseif(count==3'b000)      div1<=~div1;endalways@(negedgeclk)begin  if(！reset_n)      div2<=1'b0;  elseif(count==3'b100)      div2<=~div2;endassignclkout=div1^div2;endmodule80、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知）modulecounter10(clk,rst,count);inputclk,rst;output[3:0]count;reg[3:0]count;always@(posedgeclk)beginif(!rst)count<=0;elseif(count>=4’d9)count<=0;elsecount<=count+1;endendmodule81、描述一种交通信号灯设计。（仕兰微电子）按照时序逻辑电路设计办法：82、画状态机，接受1，2，5分钱卖报机，每份报纸5分钱。（扬智电子笔试）1、拟定输入输出，投1分钱A=1，投2分钱B=1，投5分钱C=1，给出报纸Y=12、拟定状态数画出状态转移图，没有投币之前初始状态S0，投入了1分硬币S1，投入了2分硬币S2，投入了3分硬币S3，投入了4分硬币S4。3、画卡诺图或者是运用verilog编码83、设计一种自动售货机系统，卖soda水，只能投进三种硬币，要对的找回钱数。      （1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计规定。（未知）84、设计一种自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：（1）画出fsm（有限状态机）；（2）用verilog编程，语法要符合fpga设计规定；（3）设计工程中可使用工具及设计大体过程。（未知）1、输入A=1表达投5分钱，B=1表达投10分钱，输出Y=1表达给饮料，Z=1表达找零2、拟定状态数，没投币之前S0，投入了5分S185、画出可以检测10010串状态图,并verilog实现之。（威盛）1、输入data，1和0两种状况，输出Y=1表达持续输入了100102、拟定状态数没输入之前S0，输入一种0到了S1,10为S2,010为S3,0010为S486、用FSM实现101101序列检测模块。（南山之桥）a为输入端，b为输出端，如果a持续输入为101101则b输出为1，否则为0。例如a：      b：请画出statemachine；请用RTL描述其statemachine。（未知）拟定状态数，没有输入或输入0为S0，1为S1，01为S2,101为S3,1101为S4，01101为S5。懂得了输入输出和状态转移关系很容易写出状态机verilog代码，普通采用两段式状态机87、给出单管DRAM原理图88、什么叫做OTP片(OTP（一次性可编程）)、掩膜片，两者区别何在？（仕兰微面试题目）OTP与掩膜OTP是一次性写入单片机。过去以为一种单片机产品成熟是以投产掩膜型单片机为标志。由于掩膜需要一定生产周期，而OTP型单片机价格不断下降，使得近年来直接使用OTP完毕最后产品制造更为流行。它较之掩膜具备生产周期短、风险小特点。近年来，OTP型单片机需量大幅度上扬，为适应这种需求许多单片机都采用了在系统编程技术(InSystemProgramming)。未编程OTP芯片可采用裸片Bonding技术或表面贴技术，先焊在印刷板上，然后通过单片机上引出编程线、串行数据、时钟线等对单片机编程。解决了批量写OTP芯片时容易浮现芯片与写入器接触不好问题。使OTP裸片得以广泛使用，减少了产品成本。编程线与I/O线共用，不增长单片机额外引脚。而某些生产厂商推出单片机不再有掩膜型，所有为有ISP功能OTP。89、你懂得集成电路设计表达方式有哪几种？（仕兰微面试题目）90、描述你对集成电路设计流程结识。（仕兰微面试题目）制定规格 书 关于书的成语关于读书的排比句社区图书漂流公约怎么写关于读书的小报汉书pdf -任务划分-设计输入-功能仿真-综合-优化-布局布线-时序仿真时序分析-芯片流片-芯片测实验证91、描述你对集成电路工艺结识。（仕兰微面试题目）工艺分类：TTL，CMOS两种比较流行，TTL速度快功耗高，CMOS速度慢功耗低。集成电路工艺重要是指CMOS电路制造工艺，重要分为如下几种环节：衬底准备-氧化、光刻-扩散和离子注入-淀积-刻蚀-平面化。92、简述FPGA等可编程逻辑器件设计流程。（仕兰微面试题目）普通可将FPGA/CPLD设计流程归纳为如下7个环节，这与ASIC设计有相似之处。1.设计输入。Verilog或VHDL编写代码。2.前仿真（功能仿真）。设计电路必要在布局布线前验证电路功能与否有效。（ASCI设计中，这一环节称为第一次Sign-off）PLD设计中，有时跳过这一步。3.设计编译（综合）。设计输入之后就有一种从高层次系统行为设计向门级逻辑电路设转化翻译过程，即把设计输入某种或某几种数据格式(网表)转化为软件可辨认某种数据格式(网表)。4.优化。对于上述综合生成网表，依照布尔方程功能等效原则，用更小更快综合成果代替某些复杂单元，并与指定库映射生成新网表，这是减小电路规模一条必由之路。5.布局布线。6.后仿真（时序仿真）需要运用在布局布线中获得精准参数再次验证电路时序。（ASCI设计中，这一环节称为第二次Sign—off）。7.生产。布线和后仿真完毕之后，就可以开始ASCI或PLD芯片投产93、分别写出IC设计前端到后端流程和eda工具。（未知）逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时序