ARM Cortex-A9多核嵌入式系统开发教程(杨福刚)章 (2)

ARM微处理器体系结构ARM简介Cortex-A9内部功能及特点Cortex-A9架构的处理器状态Cortex-A9内核的工作模式Cortex-A9架构的内核寄存器ARM的异常中断Cortex-A9的存储系统2第2章ARM微处理器体系结构2.1ARM简介ARM公司是一家知识产权供应商，它与一般的半导体公司最大的不同就是不制造芯片且不向终端用户出售芯片，而是通过转让 设计方案 关于薪酬设计方案通用技术作品设计方案停车场设计方案多媒体教室设计方案农贸市场设计方案 ，由合作伙伴生产出各具特色的芯片。目前，100多家公司与ARM公司签订了技术使用许可协议，其中包括Intel、IBM、LG、NEC、SONY、NXP、NS、Samsung、Freescale、Atmel等这样的大公司。第2章ARM微处理器体系结构2.1.1RISC结构RISC即精简指令集计算机，它的指令格式和长度通常是固定的(如ARM是32位的指令)，且指令和寻址方式少而简单，大多数指令在一个周期内就可以执行完毕。RISC的 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 重点在于降低处理器中指令执行部件的硬件复杂度，这是因为软件比硬件更容易提供更大的灵活性和更高的智能化。与RISC架构对应的是CISC（复杂指令集计算机）架构。特点是通过存放在只读存储器中的微码(Microcode)来控制整个处理器的运行。在CISC架构下，一条指令往往可以完成一串运算动作，但却需要多个时钟周期来执行。第2章ARM微处理器体系结构RISC和CISC在构架上的不同：RISC构架的指令格式和长度通常是固定的；CISC构架下的指令长度通常是可变的；RISC在结构设计上是一个载入/存储的构架，只有载入和存储指令可以访问存储器，数据处理指令只对寄存器的内容进行操作。为了加速程序的运算，RISC会设定多组寄存器，并且指定特殊用途的寄存器。CISC架构则允许数据处理指令对存储器进行操作，对寄存器的要求相对不高。第2章ARM微处理器体系结构2.1.2ARM体系架构的发展ARMv4ARMv4EARMv5TEARMv5TEJARMv6ARMv7ARMv8图2.1ARM体系发展过程第2章ARM微处理器体系结构ARMv4:只支持32位的指令集，支持32位的地址空间。ARMv4E:在ARMv4基础上增加了16位的Thumb指令集，代码更紧凑。ARMv5TE：改进了Thumb指令集：增加了一些“增强型DSP指令”，用于增强处理器对一些典型的DSP算法的处理性能。ARMv5TEJ：增加了Jazelle技术，用于提供Java加速功能。ARMv6：在存储系统、异常处理以及对多媒体功能的支持等多方面都有改进。 ARMv7：使用Thumb-2技术，还使用了NEON技术。ARMv8：ARM公司的首款支持64位指令集的处理器架构。第2章ARM微处理器体系结构2.1.2ARM处理器系列ARM7ARM9ARM9EARM10通用处理器属低端ARM处理器核，没有内存管理单元(MMU)。增加了MMU和CACHE，执行效率进一步得到提升。在单一的处理器内核上提供了微控制器、DSP、Java应用系统的解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 。使用新的体系结构，具有更加杰出的高性能、低功耗两个特点。第2章ARM微处理器体系结构ARM11Cortex SecurCoreOptimoDEDataEnginesARMv6架构的第一代实现。基于v7A的Cortex-A系列，面向尖端的基于虚拟内存的操作系统和用户应用。SecurCore系列微处理器专为安全需要而设计，提供了完善的32位RISC技术的安全解决方案。针对高性能的嵌入式信号处理应用而设计。基于v7R的Cortex-R系列，针对实时系统。基于v7M的Cortex-M系列，针对微控制器。第2章ARM微处理器体系结构2.2Cortex-A9内部功能及特点2.2.1功能特点图2.2Cortex-A9处理器的体系结构第2章ARM微处理器体系结构010204030506Thumb-2技术 NEON媒体处理引擎技术浮点运算单元优化了一级缓存的性能和功耗二级缓存控制器采用高效超标量流水线07SCU技术08多核TrustZone技术第2章ARM微处理器体系结构2.2.2Cortex-A9的流水线传统的单片机(如8051)中，处理器只有完成一条指令的读取和执行后，才会开始下一条指令的处理，所以PC(程序计数器)总是指向正在执行的指令。而在ARM体系架构中则引入了流水线的概念。流水线是ARM体系架构提高执行效率的一种有效策略。第2章ARM微处理器体系结构图2.3三级流水线结构的指令执行顺序(1)在第1个周期，PC指向指令1，此时指令1进入三级流水线的取指阶段。(2)在第2个周期，PC指向指令2，此时指令1进入三级流水线的译码阶段，同时取出指令2。(3)在第3个周期，PC指向指令3，此时指令1进入三级流水线的执行阶段，指令2进入译码阶段，取出指令3。(4)在第4个周期，指令1执行完成，指令2和指令3流水线推进一级，同时开始指令4的取指处理第2章ARM微处理器体系结构2.3Cortex-A9架构的处理器状态四种状态：指令集状态、执行状态、安全状态和调试状态。指令集状态——提供了4种指令集状态，分别是ARM状态、Thumb状态、Jazelle状态和ThumbEE状态。执行状态——包括指令集状态和一些控制指令流编码的位。安全状态——安全状态的数目依赖于是否执行安全扩展。调试状态——由于调试事件的存在，处理器被配置成暂停调试模式。第2章ARM微处理器体系结构2.4Cortex-A9内核的工作模式表2.1ARM处理器的模式第2章ARM微处理器体系结构2.5Cortex-A9架构的内核寄存器从系统角度来看，Cortex-A9架构内部共有42个用户可以访问的32位寄存器，这些寄存器分别为：(1) 13个通用32位寄存器：R0_usr～R12_usr。特殊的，在FIQ模式下，R8～R12对应为R8_fiq、R9_fiq、R10_fiq、R11_fiq、R12_fiq。(2) 8个状态寄存器：CPSR、SPSR_hyp、SPSR_svc、SPSR_abt、SPSR_und、SPSR_mon、SPSR_irq、SPSR_fiq。第2章ARM微处理器体系结构(3)针对不同模式的三种寄存器：SP(R13)、LR(R14)、PC(R15)。在不同模式下，它们分别为SP_usr(R13)、SP_hyp、SP_scv、SP_abt、SP_und、SP_mon、SP_irq、SP_fiq、LR_usr(R14)、LR_svc、LR_abt、LR_und、LR_mon、LR_irq、LR_fiq、PC。第2章ARM微处理器体系结构2.5.1ARM状态下的寄存器表2.2ARM处理器各种模式下的寄存器第2章ARM微处理器体系结构2、一般通用寄存器：R0～R7为保存数据或地址值的通用寄存器；R8～R14所对应的物理寄存器取决于当前的物理寄存器模式；R13、R14在不同模式下分别对应不同的寄存器，除用户模式和系统模式外。第2章ARM微处理器体系结构3、堆栈指针寄存器SP4、链接寄存器LR第2章ARM微处理器体系结构？5、程序指针寄存器PC6、程序状态寄存器CPSR和程序状态保存寄存器SPSRCPSR和SPSR的区别第2章ARM微处理器体系结构2.6ARM异常中断表2.3ARM的异常向量地址一览表第2章ARM微处理器体系结构复位异常当复位异常时，系统主要执行下列伪操作：R14_svc=UNPREDICTABLEvalueSPSR_svc=UNPREDICTABLEvalueCPSR[4:0]=0b10011；进入特权模式CPSR[5]=0；处理器进入ARM状态CPSR[6]=1；禁止快速中断CPSR[7]=1；禁止外设中断IfhighvectorsconfiguredthenPC=0xffff0000elsePC=0x00000000第2章ARM微处理器体系结构2.未定义指令异常当未定义指令异常发生时，系统主要执行下列伪操作：r14_und=addressofnextinstructionaftertheundefinedinstructionSPSR_und=CPSRCPSR[4:0]=0b11011；进入未定义指令模式CPSR[5]=0；处理器进入ARM状态；CPSR[6]保持不变CPSR[7]=1；禁止外设中断IfhighvectorsconfiguredthenPC=0xffff0004elsePC=0x00000004第2章ARM微处理器体系结构3.软件中断异常：软件中断异常发生时，处理器主要执行下列伪操作：r14_svc=addressofnextinstructionaftertheSWIinstructionSPSR_und=CPSRCPSR[4:0]=0b10011；进入特权模式CPSR[5]=0；处理器进入ARM状态；CPSR[6] 保持不变CPSR[7]=1；禁止外设中断IfhighvectorsconfiguredthenPC=0xffff0008elsePC=0x00000008第2章ARM微处理器体系结构4.预取中止异常：预取中止异常发生时，处理器主要执行下列伪操作：r14_svc=addressoftheabortedinstruction+4SPSR_und=CPSRCPSR[4:0]=0b10111；进入特权模式CPSR[5]=0；处理器进入ARM状态；CPSR[6]保持不变CPSR[7]=1；禁止外设中断IfhighvectorsconfiguredthenPC=0xffff000CelsePC=0x0000000C第2章ARM微处理器体系结构5.数据中止异常：当数据中止异常发生时，处理器主要执行下列伪操作：r14_abt=addressoftheabortedinstruction+8SPSR_abt=CPSRCPSR[4:0]=0b10111CPSR[5]=0；处理器进入ARM状态；CPSR[6]保持不变CPSR[7]=1；禁止外设中断IfhighvectorsconfiguredthenPC=0xffff000C10elsePC=0x00000010第2章ARM微处理器体系结构6.外部中断异常：当外部中断异常发生时，处理器主要执行下列伪操作：r14_irq=addressofnextinstructiontobeexecuted+4SPSR_irq=CPSRCPSR[4:0]=0b10010；进入特权模式CPSR[5]=0；处理器进入ARM状态；CPSR[6]保持不变CPSR[7]=1；禁止外设中断IfhighvectorsconfiguredthenPC=0xffff0018elsePC=0x00000018第2章ARM微处理器体系结构7.快速中断异常：当快速中断异常发生时，处理器主要执行下列伪操作：r14_fiq=addressofnextinstructiontobeexecuted+4SPSR_fiq=CPSRCPSR[4:0]=0b10001；进入快速中断模式CPSR[5]=0；处理器进入ARM状态CPSR[6]=0；允许快速中断CPSR[7]=1；禁止外设中断IfhighvectorsconfiguredPC=0xffff001celsePC=0x0000001c第2章ARM微处理器体系结构2.6.3ARM异常优先级表2.4ARM异常的优先级第2章ARM微处理器体系结构2.7Cortex-A9的存储系统2.7.1ARM存储系统的相关概念1、存储器的字节、半字、字与双字2、存储方式：表2.5字对齐和半字对齐地址示例第2章ARM微处理器体系结构3、存储格式：1）大端存储系统图2.6大端存储系统示意图第2章ARM微处理器体系结构2）小端存储系统图2.7小端存储系统示意图第2章ARM微处理器体系结构2.7.1ARMCortex-A9存储系统的架构Cortex-A9采用虚拟存储系统架构（VMSA）的处理器，其存储系统的架构示意图如图2.6所示：图2.8多层次高速缓存架构第2章ARM微处理器体系结构？问题与思考：1.RISC和CISC架构的区别是什么？2.简述三级流水线的概念？Cortex-A9面向多核技术的特点有哪些？3.ARM处理器模式和ARM处理器状态有何区别？列举Cortex-A9处理器的模式和状态。4.ARMv7的内核工作模式有哪些？哪些属于异常工作模式？5.针对不同的异常模式，SP和LR分别使用哪个寄存器？6.简述Cortex-A9存储器的体系架构。感谢谢谢，精品 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