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课程 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 模板 唐 山 学 院 《EDA技术》课 程 设 计 题 目 出租车计费系统的设计 系 (部) 信息 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 系 班 级 07电子2班 姓 名 陈碧菲 学 号 3070212210 指导教师 樊艳 2010年1月11日至 1月16 日 共1周 2010年 1 月 15 日 《EDA技术》 课程设计任务书 一、设计题目、内容及要求 设计题目:《出租车计费系统的设计》 设计内容: 设计一个出租车计费系统，要求能实现以下两个功能: (1)计费功能。费用的计算按行驶的里程收费，设出租车的起价为5.00元，当里程小于3km时，按照起价计费;当里程大于3km时每公里按1.3元计费。当等待累计时间超过2min，按每分钟1.5元计费。 (2)显示功能。 1)显示汽车行驶里程:用四位数字显示，显示方式为“XX”，单位为km。计程范围为0—99km，计程分辨率为1km。 2)显示等候时间。用两位数字显示分钟，显示方式为“XX”。计时范围为0—59，计时分辨率为为1min。 3)显示总费用:用四位数字显示，显示方式为“XXX.X”，单价为元。计价范围为0—999.9元，计价分辨率为0.1元。 设计要求: (1)要求能够根据设计要求实现出租车计费和显示的功能; (2)写出设计程序; (3)给出时序仿真结果和延时分析; (4)最后要有设计总结; 二、设计原始资料 Maxplus?软件，EDA实验箱 三、要求的设计成果,课程设计说明书、设计实物、图纸等, 课程设计说明书 四、进程安排 周1 讲解整个设计要实现的功能，查阅相关资料，编写程序; 周2、3 调试程序，完善程序功能; 周4 撰写课程设计任务书 周5 课程设计答辩并交设计说明书 五、主要参考资料 [1].Voknei A.Pedroni.《VHDL数字电路设计教程》.电子工业出版社，2008.5 [2].潘松，黄继业.《EDA技术实用教程》(第二版).科学出版社，2005.2 [3].曹昕燕，周凤臣.《EDA技术实验与课程设计》.清华大学出版社，2006.1 指导教师,签名,: 教研室主任,签名,: 课程设计成绩评定 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 出勤天数 出勤 情况 缺勤天数 出勤情况及设计过程表现,20分, 成 课设答辩,20分, 绩 评 设计成果,60分, 定 总成绩,100分, 提问 ,答辩, 问题 情况 综 合 评 定 指导教师签名: 年 月 日 目 录 1 引言 ...................................................................................................................................1 1.1设计的目的 ..................................................................................................................1 1.2设计的背景 ..................................................................................................................1 2 EDA技术的发展概况 ........................................................................................................3 3 VHDL语言简介 ................................................................................................................4 4 总体设计 ............................................................................................................................6 4.1总体设计思想 ...............................................................................................................6 4.2 端口介绍 ......................................................................................................................6 4.3 时序仿真图 ..................................................................................................................6 4.4 时序仿真分析 ..............................................................................................................7 4.5 延时分析 ......................................................................................................................7 4.6 VHDL程序代码 ...........................................................................................................8 5 设计总结 .......................................................................................................................... 11 6 参考文献 .......................................................................................................................... 12 课程设计说明书 1 引言 1.1设计的目的 出租车是现代人类的重要交通工具，而出租车的计费系统的安全性和先进性是人们普遍关心的问题，要求计费器性能稳定，计费准确，以及预防司机作弊行为等等都关系到乘客的切身利益。因此，设计出符合人们普遍要求及放心的产品具有重要的意义。同时，设计该系统所应用的知识涉及范围广，通过设计可以牢固掌握所学理论知识，对电子信息工程专业的就业方向有初步认识，将理论与实际有机联系起来。应该是对以前所学知识的一次审核吧～ 设计一个出租车计费系统，要求能实现以下两个功能: (1)计费功能。费用的计算按行驶的里程收费，设出租车的起价为5.00元，当里程小于3km时，按照起价计费;当里程大于3km时每公里按1.3元计费。当等待累计时间超过2min，按每分钟1.5元计费。 (2)显示功能。 1)显示汽车行驶里程:用四位数字显示，显示方式为“XX”，单位为km。计程范围为0—99km，计程分辨率为1km。 2)显示等候时间。用两位数字显示分钟，显示方式为“XX”。计时范围为0—59，计时分辨率为为1min。 3)显示总费用:用四位数字显示，显示方式为“XXX.X”，单价为元。计价范围为0—999.9元，计价分辨率为0.1元。 1.2设计的背景 随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件CPLD,FPGA的出现，给设计人员带来了诸多方便。利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。出租车的计费系统是VHDL的简单应用，利用VHDL语言设计出租车计费系统，使其实现了计程模块、计费模块、计时模块等的设计方法与技巧。突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点。此程序通过下载到特定芯片后，可应用于实际的出租车计费系统中。 在可编程集成电路的开发过程中，以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果的电子设计自动化(EDA)技术主要能辅助进行三方面的设计工作:IC设计,电子电路设计以及PCB设计 理想的可编程逻辑开发系统能符合大量的设计要求:它能够支持不同结构的器件，在多种平台运行，提供易于使用的界面，并且有广泛的特征。此外，一个设计系统应该能给设计师提供充分自由的设计输入方法和设计工具选择。Altered公司开发的MAX+PLUS?开发系统能充分满足可编程逻辑设计所有要求。 MAX+PLUS?设计环境所提供的灵活性和高效性是无可比拟的。其丰富的图形界面，辅之以完整的、可及时访问的在线文档，使设计人员能够轻松、愉快地掌握和使用 1 课程设计说明书 MAX+PLUS?软件。 编程器是一种专门用于对可编程器(如EPROM,EEPROM,GAL,CPLD,PAL等)进行编程的专业设备 PLD器件的逻辑功能描述一般分为原理图描述和硬件描述语言描述，原理图描述是一种直观简便的方法，它可以将现有的小规模集成电路实现的功能直接用PLD器件来实现，而不必去将现有的电路用语言来描述，但电路图描述方法无法做到简练;硬件描述语言描述是可编程器件设计的另一种描述方法，语言描述可能精确和简练地表示电路的逻辑功能，现在PLD的设计过程中广泛使用。常用的硬件描述语言有ABEL,VHDL语言等，其中ABEL是一种简单的硬件描述语言，其支持布尔方程、真值表、状态机等逻辑描述，适用于计数器、译码器、运算电路、比较器等逻辑功能的描述;VHDL语言是一种行为描述语言，其编程结构类似于计算机中的C语言，在描述复杂逻辑设计时，非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。 VHDL就是超高速集成电路硬件描述语言。覆盖面广，描述能力强，是一个多层次的硬件描述语言。在VHDL语言中，设计的原始描述可以非常简练，经过层层加强后，最终可成为直接付诸生产的电路或版图参数描述。具有良好的可读性，即容易被计算机接受，也容易被读者理解。使用期长，不会因工艺变化而使描述过时。因为VHDL的硬件描述与工艺无关，当工艺改变时，只需修改相应程序中的属性参数即可。支持大规模设计的分解和已有设计的再利用。一个大规模的设计不可能由一个人独立完成，必须由多人共同承担，VHDL为设计的分解和设计的再利用提供了有力的支持。 2 课程设计说明书 2 EDA技术的发展概况 EDA的发展经过了三个阶段CAD,CAE,EDA。电子设计技术的核心就是EDA技术，EDA是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作，即IC设计、电子电路设计和PCB设计。70年代为计算机辅助设计(CAD)阶段，人们开始用计算机辅助进行IC版图编辑、PCB布局布线，取代了手工操作。80年代为计算机辅助工程(CAE)阶段。与CAD相比，CAE除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。CAE的主要功能是:原理图输入，逻辑仿真，电路分析，自动布局布线，PCB后分析。90年代为电子系统设计自动化(EDA)阶段。 随着微电子技术和计算机技术的不断发展，在涉及通信、国防、航天、工业自动化、仪器仪表等领域的电子系统设计工作中，EDA技术的含量正以惊人的速度上升，它已成为当今电子技术发展的前沿之一。人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要因素是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管。后者的核心就是EDA技术，EDA是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作:IC设计,电子电路设计,PCB设计。没有EDA技术的支持，想要完成上述超大规模集成电路的设计制造是不可想象的，反过来，生产制造技术的不断进步又必将对EDA技术提出新的要求。VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076(简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，(简称93版)。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。 3 课程设计说明书 3 VHDL语言简介 VHDL语言是一种用于电路设计的高级语言。它在80年代的后期出现。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言 。 VHDL的英文全写是:VHSIC(Very High Speed Integrated Circuit)Hardware Description Language.翻译成中文就是超高速集成电路硬件描述语言。因此它的应用主要是应用在数字电路的设计中。目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄厚的单位，它也被用来设计ASIC。 VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体(可以是一个元件，一个电路模块或一个系统)分成外部(或称可视部分,及端口)和内部(或称不可视部分)，既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点 与其他硬件描述语言相比，VHDL具有以下特点: 功能强大、设计灵活。VHDL具有功能强大的语言结构，可以用简洁明确的源代码来描述复杂的逻辑控制。它具有多层次的设计描述功能，层层细化，最后可直接生成电路级描述。VHDL支持同步电路、异步电路和随机电路的设计，这是其他硬件描述语言虽不能比拟的。VHDL还支持各种设计方法，既支持自底向上的设计，又支持自顶向下的设计;既支持模块化设计，又支持层次化设计。 支持广泛、易于修改。由于VHDL已经成为IEEE标准所 规范 编程规范下载gsp规范下载钢格栅规范下载警徽规范下载建设厅规范下载 的硬件描述语言，目前大多数EDA工具几乎都支持VHDL，这为VHDL的进一步推广和广泛应用奠定了基础。在硬件电路设计过程中，主要的设计文件是用VHDL编写的源代码，因为VHDL易读和结构化，所以易于修改设计。 强大的系统硬件描述能力。VHDL具有多层次的设计描述功能，既可以描述系统级电路，又可以描述门级电路。而描述既可以采用行为描述、寄存器传输描述或结构描述，也可以采用三者混合的混合级描述。另外，VHDL支持惯性延迟和传输延迟，还可以准确地建立硬件电路模型。VHDL支持预定义的和自定义的数据类型，给硬件描述带来较大的自由度，使设计人员能够方便地创建高层次的系统模型。 独立于器件的设计、与工艺无关。设计人员用VHDL进行设计时，不需要首先考虑选择完成设计的器件，就可以集中精力进行设计的优化。当设计描述完成后，可以用多种不同的器件结构来实现其功能。 4 课程设计说明书 很强的移植能力。VHDL是一种标准化的硬件描述语言，同一个设计描述可以被不同的工具所支持，使得设计描述的移植成为可能。 易于共享和复用。VHDL采用基于库(Library)的设计方法，可以建立各种可再次利用的模块。这些模块可以使设计成果在设计人员之间进行交流和共享，减少硬件电路设计。 (1)与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 (2)VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 (3)VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。 (4)对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 (5)VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。 5 课程设计说明书 4 总体设计 4.1总体设计思想 设计一个出租车自动计费器，计费包括起步价、行车里程计费、等待时间计费三部分，费用的计算是按行驶里程收费，设出租车的起步价是5.00元，当里程小于3km里 ，时，按起步价收费;当里程大于3km时每公里按1.3元计费。等待累计时间超过2min按每分钟1.5元计费。所以总费用按下式计算: 总费用=起步价+(里程-3km)×里程单价+等候时间×等候单价 显示汽车行驶里程:用二位数字显示，显示方式为“XXXX”，单价为km。计程范围为0,99km，计程分辨率为1km。 显示等候时间:用两位数字显示分钟，显示方式为“XX”。计时范围为0,59min，计时分辨率为1min。 显示总费用:用四位数字显示，显示方式为“XXX.X”，单位为元。计价范围为999.9元，计价分辨率为0.1元。总体的设计结构图如下: 4.2 端口介绍 输入包括4个端口，分别是:clk_195表示时钟脉冲;fin表示里程脉冲;start表示计价使能信号;stop表示等待信号。 输出包括8个端口，分别是:cha3,cha2,cha1,cha0表示费用数据;km1,km0表示里程数据;min1,min0表示等待时间。图如下: 4.3 时序仿真图 6 课程设计说明书 图 4-3 时序仿真图 4.4 时序仿真分析 首先是等待信号(stop)为低电平，在这段时期如果公里数不超过3公里，费用为5元，超过三公里后按每公里1.3元收费，从图中可知当行驶6公里时费用为8.9元。然后等待信号(stop)为高电平，在未超过2分钟时不计费，超过后按每公里1.5元收费，由图中可知是，3分钟时计费为8.9+1.5=10.4，所以通过时序仿真分析可以得知与预期实现的功能完全符合。 4.5 延时分析 由上表可知:当clk_195输入变化时，cha0的输出会延时14.4ns,cha1的输出延时13.4ns。 由上表可知:当clk_195输入变化时，cha2的输出会延时12.2ns,cha3的输出延时12.2ns。 由上表可知:当clk_195输入变化时，km0的输出会延时13.7ns,km1的输出延时13.7ns。 7 课程设计说明书 由上表可知:当clk_195输入变化时，min0的输出会延时13.8ns,min1的输出延时13.8ns。 4.6 VHDL程序代码 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity tat is port ( clk_195 : in std_logic; --频率为195Hz的时钟 start : in std_logic; --计价有效信号 stop: in std_logic; --等待停止信号 fin:in std_logic; --里程脉冲信号 cha3,cha2,cha1,cha0:out std_logic_vector(3 downto 0); --费用数据 km1,km0:out std_logic_vector(3 downto 0); --公里数据 min1,min0: out std_logic_vector(3 downto 0)); --等待时间 end tat; architecture behav of tat is signal f_15,f_13,f_1:std_logic; --频率为13Hz，15Hz，1Hz的信号 signal q_15:integer range 0 to 15; --分频器 signal q_13:integer range 0 to 13; --分频器 signal q_1:integer range 0 to 241; --分频器 signal w:integer range 0 to 59; --秒计数器 signal c3,c2,c1,c0:std_logic_vector(3 downto 0); --十六进制费用计数器 signal k1,k0:std_logic_vector(3 downto 0); --公里计数器 signal m1:std_logic_vector(2 downto 0); --分的十位计数器 signal m0:std_logic_vector(3 downto 0); --分的个位计数器 signal en1,en0,f:std_logic; --有效信号 begin feipin:process(clk_240,start) begin if clk_240'event and clk_240='1' then 8 课程设计说明书 if start='0' then q_15<=0;q_13<=0;f_15<='0';f_13<='0';f_1<='0';f<='0'; else if q_15=12 then q_15<=0;f_15<='1'; --此IF语句得到频率为13Hz的信号 else q_15<=q_15+1;f_15<='0'; end if; if q_13=14 then q_13<=0;f_13<='1'; --此IF语句得到频率为15Hz的信号 else q_13<=q_13+1;f_13<='0'; end if; if q_1=194 then q_1<=0;f_1<='1'; --此IF语句得到频率为1Hz的信号 else q_1<=q_1+1;f_1<='0'; end if; if en1='1' then f<=f_15; --此IF语句得到计费脉冲f elsif en0='1' then f<=f_13; else f<='0'; end if; end if; end if; end process; process(f_1) begin if f_1'event and f_1='1' then if start='0' then w<=0;en1<='0';en0<='0';m1<="000";m0<="0000";k1<="0000";k0<="0000"; elsif stop='1' then if w=59 then w<=0; --此IF语句完成等待计时 if m0="1001" then m0<="0000"; --此IF语句完成分计数 if m1="101" then m1<="000"; else m1<=m1+1; end if; else m0<=m0+1; end if; if m1&m0>"0000001"then en1<='1'; --此IF语句得到en1有效信号 else en1<='0'; end if; else w<=w+1;en1<='0'; end if; elsif fin='1' then if k0="1001" then k0<="0000"; --此IF语句完成里程脉冲计数 9 课程设计说明书 if k1="1001" then k1<="0000"; else k1<=k1+1; end if; else k0<=k0+1; end if; if k1&k0>"00000010" then en0<='1'; --此IF语句得到en0有效信号 else en0<='0'; end if; else en1<='0';en0<='0'; end if; end if; km1<=k1;km0<=k0;min1<='0'&m1;min0<=m0; --公里数据、分钟数据输出 end process; process(f,start) begin if start='0' then c3<="0000";c2<="0000";c1<="0101";c0<="0000"; elsif f'event and f='1' then if c0="1001" then c0<="0000"; --此IF语句完成对费用的计数 if c1="1001" then c1<="0000"; if c2="1001" then c2<="0000"; if c3="1001" then c3<="0000"; else c3<=c3+1; end if; else c2<=c2+1; end if; else c1<=c1+1; end if; else c0<=c0+1; end if; end if; cha3<=c3;cha2<=c2;cha1<=c1;cha0<=c0; --费用数据输出 end process; end behav; 10 课程设计说明书 5 设计总结 出租车的计费系统的EDA课程设计终于完成了，在这次设计中我学到了很多的东西，不仅巩固以前所学过的知识，而且学到了很多在书本上所没有学到过的知识。通过这次设计，进一步加深了对EDA的了解，让我对它有了更加浓厚的兴趣。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际动手能力和独立思考的能力。在设计的过程中遇到问题，可以说得是困难重重，这毕竟第一次做的，难免会遇到过各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固。 在这次动手实践中，不仅了解自己的不足，而且深刻的体会到合作的重要性，两个人共同探讨，可以使问题变得比预料的简单化，避免走歧路，在整个过程中我们的指导老师起着举足轻重的作用，老师的严谨的工作态度是我们成功的前提。 11 课程设计说明书 6 参考文献 [1].Voknei A.Pedroni,VHDL数字电路设计教程,电子工业出版社，2008.5 [2].潘松，黄继业, EDA技术实用教程(第二版),.科学出版社，2005.2 [3].曹昕燕，周凤臣, EDA技术实验与课程设计,清华大学出版社，2006.1 12