第8章时序逻辑电路功能器件新x

寄存器8.1计数器8.2功能器件的VerilogHDL实现8.3第8章常用时序逻辑功能器件寄存器(1)寄存器用于寄存一组二值代码，广泛地用于数字系统和数字计算机中。寄存器一般用D触发器构成；什么是寄存器？寄存器的构成寄存器的分类一个触发器只能存放一位二进制数，存放N位二进制数的寄存器需由N个触发器构成。分类数码寄存器移位寄存器---存储二进制数据或者代码。----在存储的同时，可对数据进行移位操作。左移右移双向寄存器(2)——数码寄存器集成数码寄存器74LSl75：数码寄存器——存储二进制数码的时序电路功能件D0～D3是并行数据输入端，Q0～Q3是并行数据输出端。74LS175的功能:是异步清零控制端,CP为时钟脉冲端,寄存器(3)——数码寄存器一、右移寄存器（1）用D触发器（也可用JK触发器）（2）驱动方程（3）逻辑电路图思考：用JK触发器如何实现上述电路？串行数据输入端移位寄存器——不但可以寄存数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移动1位。寄存器(4)——移位寄存器（4）动作特点设移位寄存器的初始状态Q0Q1Q2Q3=0101，DIR的输入为1。在CP脉冲作用下，数据右移一位。寄存器(5)——移位寄存器（5）列出状态转换表并行输出串行输出DIR寄存器(6)——移位寄存器（6）工作波形设移位寄存器的初始状态Q0Q1Q2Q3=0000，DIR的输入代码为1011，请画出各触发器输出端在移位过程中的波形。并行输出在4个移位脉冲作用下，输入的4位串行数码1011全部存入了寄存器中。这种输入方式称为串行输入并行输出方式。寄存器(7)——移位寄存器二、左移寄存器（1）用D触发器；（2）驱动方程（3）逻辑图串行数据输入端寄存器(8)——移位寄存器将前面的右移和左移寄存器组合起来，并引入一控制端便构成既可左移又可右移的双向移位寄存器其中S=1实现右移S=0实现左移三、双向寄存器(左移、右移）寄存器(9)——移位寄存器驱动方程为：四、集成移位寄存器（并行置数、左移、右移、保持）（1）用D触发器；（2）增加两根控制信号S1、S0，用以控制寄存器的功能：S1S0功能00保持01右移10左移11并行置数（3）驱动方程以上4个方程可以用4个四选一的数据选择器来实现。寄存器(10)——移位寄存器（4）逻辑电路图（见教材P187）其中，DIR为右移串行输入端，DIL为左移串行输入端。当S1S0=10时，，实现左移操作。当S1S0=01时，，实现右移操作；寄存器(11)——移位寄存器四位通用型集成移位寄存器74LS194A逻辑符号74LS194A功能表移位脉冲输入异步清零右移串行数码输入左移串行数码输入并行数码输入并行数码输出工作方式控制寄存器(12)——移位寄存器74LS194A详细功能表：寄存器(13)——移位寄存器扩展应用（四位八位）寄存器(14)——移位寄存器一、四位环形计数器（1）逻辑图（2）完整的状态图移位寄存器型环形计数器（1）4位环型计数器由4位移位寄存器组成，其输入方程为DIR=Q3，根据移位规律作出完全状态图如上页所示。电路的起始状态为Q0Q1Q2Q3=1000，则电路中循环移位一个1，环①为有效循环。可见，四位环型计数器实际上是一个模4计数器。环型计数器结构很简单，但它的状态利用率低，n个触发器或n位移存器只能构成n进制的计数器，有(2n-n)个无效状态。移位寄存器型环形计数器（2）能自启动环形计数器（1）逻辑图（2）完整的状态图移位寄存器型环形计数器（3）二、四位扭环形计数器（1）逻辑图（2）完整的状态图移位寄存器型环形计数器（4）n位移位寄存器可以组成2n模（2n进制）的扭环形计数器，状态利用率比环形计数器提高一倍，另外电路在每次状态转换时只有一位触发器状态发生改变。移位寄存器型环形计数器（5）例：分析下面电路，列出在CP脉冲作用下电路的输出序列信号（Y）。解：CC40194组成3位扭环形计数器Q2Q1Q0:000→001→011→111→110→100→000,因此74LS151输出Y=D0D1D3D7D6D4…=111100…。移位寄存器型环形计数器（6）计数器(1)一、计数器的概念功能：特点：应用：一个具体的计数器能够记忆输入脉冲的数目，能实现计数操作的电子电路称为计数器。记忆输入CP脉冲个数的操作叫做计数，通常为Moore型电路。是任何数字仪表乃至数字系统中不可缺少的组成部分。计数器的计数长度也称为计数器的计数容量或计数器的模。计数器(2)二、计数器的分类按进位制分：控制电路任意进制按逻辑功能分：按触发器的动作特点分：二进制加法计数器同步计数器十进制减法计数器可逆计数器异步计数器任意进制三、计数器的组成N个触发器若干门电路计数器的模≤2N同步计数器(1)由于该计数器的翻转规律性较强，只需用“观察法”就可 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 出电路：一、同步二进制计数器1.模2n同步加法计数器以16进制计数器为例，其状态转换规律为：Q0每来一个CP脉冲翻转一次；Q1只有当Q0为1时翻转，其余保持；Q2只有当Q1、Q0同时为1时翻转，其余保持。Q3只有当Q2、Q1、Q0同时为1时翻转，其余保持。模2n同步加法计数器的构成规律:（2）令T0=1，T1=Q0，T2=Q1Q0，T3=Q2Q1Q0……4位同步二进制加计数器逻辑图（1）用T触发器构成，既可上升沿触发也可下降沿触发；同步计数器(2)FF0：每来一个CP，向相反的状态翻转一次；所以选J0=K0=1。FF1：当Q0=1时，来一个CP，向相反的状态翻转一次；所以选J1=K1=Q0。FF2：当Q1Q0=1时，来一个CP，向相反的状态翻转一次；所以选J2=K2=Q1Q0FF3：当Q2Q1Q0=1时，来一个CP，向相反的状态翻转一次；所以选J3=K3=Q2Q1Q0同步计数器(3)由图可得，各触发器的驱动方程：状态方程：输出方程：0000000100100011011001110100010110001001101010111100110111101111由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，也就是说假设计数脉冲的频率为f，则Q0、Ql、Q2、Q3端输出脉冲的频率依次为f/2、f/4、f/8、f/16。因而计数器也可作为分频器。同步计数器(4)十六进制加法计数器的时序图同步计数器(5)2.模2n同步减法计数器分析4位二进制同步减法计数器的状态表，很容易看出二进制同步减法计数器构成规律：（1）用T触发器；同步计数器(6)3.模2n同步加减计数器（1）用T触发器；,……当控制信号X=0时，FF1～FF3中的各T端分别与低位各触发器的端相连，作减法计数。从而实现加减。当控制信号X=1时，FF1～FF3中的各T端分别与低位各触发器的Q端相连，作加法计数。同步计数器(7)4位二进制同步加法计数器74161逻辑图4.集成同步二进制计数器举例同步计数器(9)—同步计数器74161具有以下功能：③二进制加法计数；②同步并行预置数；C为进位输出端。④保持。①异步清零；◆所有的触发器采用同一时钟信号。外部CP脉冲为上升沿触发。（1）异步清零功能00计数器(10)—同步计数器0计数器(11)—同步计数器计数器(12)—同步计数器进位输出0计数器(13)—同步计数器74161的逻辑符号74161的功能表计数器(14)—同步计数器计数器(15)—同步计数器应用1CP实现同步二进制加计数111计数计数器(16)—同步计数器5.4位同步可逆十六进制计数器74LS191二、同步十进制加法计数器计数器(17)—同步计数器用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。（一）写出方程式：驱动方程：输出方程：计数器(18)—同步计数器将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：计数器(19)—同步计数器设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表如表所示。（二）作状态转换表，状态图，时序表计数器(20)—同步计数器作状态图及时序图计数器(21)—同步计数器由于电路中有4个触发器，它们的状态组合共有16种。而在8421BCD码计数器中只用了10种，称为有效状态。其余6种状态称为无效状态。（三）检查电路能否自启动用同样的分析的方法分别求出6种无效状态下的次态，得到完整的状态转换图。可见，该计数器能够自启动。计数器(22)—同步计数器集成十进制计数器举例（1）同步十进制加法计数器74160计数器(23))—异步计数器一、异步二进制计数器1.模2n异步加法计数器加1计数采用从低位到高位逐位进位的工作方式，构成规律：（1）用T’触发器构成；计数器(24)—异步计数器由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。用“观察法”作出该电路的时序波形图和状态图。计数器(25)—异步计数器2.模2n异步减法计数器用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。（1）用T’触发器构成；计数器(26)—异步计数器二进制异步减法计数器的时序波形图和状态图。在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号（加计数）或借位信号（减计数）之后才能实现，所以工作速度较低。计数器(27)—异步计数器CP2=Q1（当FF1的Q1由1→0时，Q2才可能改变状态。）用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：（一）写出各逻辑方程式。①时钟方程：CP0=CP（时钟脉冲源的下降沿触发。）CP1=Q0（当FF0的Q0由1→0时，Q1才可能改变状态。)CP3=Q0（当FF0的Q0由1→0时，Q3才可能改变状态)二、异步十进制加法计数器计数器(28)—异步计数器②各触发器的驱动方程：计数器(29)—异步计数器（CP由1→0时此式有效）（Q0由1→0时此式有效）（Q1由1→0时此式有效）（Q0由1→0时此式有效）③将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：计数器(30)—异步计数器设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表。（二）作状态转换表，状态图，时序表计数器(31)—异步计数器二进制计数器的时钟输入端为CP0，输出端为Q0；五进制计数器的时钟输入端为CP1，输出端为Q1、Q2、Q3。74290包含一个独立的1位二进制计数器和一个独立的异步五进制计数器。如果将Q0与CP1相连，CP0作时钟脉冲输入端，Q0～Q3作输出端，则为8421BCD码十进制计数器。3.二—五—十进制异步加法计数器74290计数器(32)—异步计数器①异步清零。③计数。②异步置数（置9）。74290的功能：三、由中规模集成计数器构成任意进制计数器预置数法反馈清零法中规模集成计数器二进制十进制任意进制计数器控制电路基本设计思想设计方法计数器(33)—任意进制计数器例：分析下图的计数器电路，说明这是多少进制的计数器，并画出电路的状态转换图。计数器(34)—任意进制计数器反馈清零法（复位法）基本思路当所需计数长度M小于集成计数器的最大计数长度N时，利用计数器复位功能使计数从“清零”状态开始计数，当计数长度达到M时，利用控制电路使复位控制有效，计数器“清零”又开始新一轮计数。S0S1SiSi+1SM-1SN-1S0S1SiSi+1SMSN-1过渡状态SM-1计数器(35)—任意进制计数器异步置零法适用于具有异步清零端的集成计数器。例1采用“反馈清零法”实现同步10进制加计数(用74161）计数器(36)—任意进制计数器此法少计一次0计数器(37)—任意进制计数器波形图：计数器(38)—任意进制计数器预置数控制法基本思路当所需计数长度M小于集成计数器的最大计数长度N时，利用计数器预置功能使计数从某一预置值开始计数，当计数长度达到M时，利用控制电路使预置控制有效，计数器接受预置值又开始新一轮计数。S0S1SiSi+1Si+M-1SN-1S0S1SiSi+1Si+MSN-1过渡状态Si+M-1计数器(39)—任意进制计数器例2采用“同步置数法”，用74161构成十进制加计数器0思考：校验一下能否自启动同步预置数法适用于具有同步预置端的集成计数器。计数器(40)这样呢？0计数器(41)—任意进制计数器异步预置数法适用于具有异步预置端的集成计数器。例：用集成计数器74191和与非门组成的余3码10进制计数器。计数器(42)—任意进制计数器例分析下图的计数器在和时各为几进制，并画出相应的状态转换图。例分析下图的计数器在和时各为几进制，并画出相应的状态转换图。M>N情况计数器的级联：（串行进位方式、并行进位方式、整体置零方式和整体置数方式）例3试用两片74160构成64进制计数器方法一：先用两片74160采用并行进位构成100进制计数器，然后再用“整体置数”法构成64进制计数器。计数器(43)—任意进制计数器计数器(45)—任意进制计数器例4试用两片74161构成100进制计数器方法二：通过串行进位的方法构成256进制计数器，再用“同步置零”法构成100进制计数器。计数器(46)—任意进制计数器思考题：设计一个具有“时”，“分”，“秒”的十进制数字显示（小时为二十四进制）数字钟？方法三：当M可分解成N1和N2时，可将两个计数器分别接成N1进制计数器和N2进制计数器，然后再将两个计数器级联起来。因此，100进制计数器可由两个10进制计数器级联而成。（2）按要求设计组合输出电路。计数器+组合输出电路2.电路组成3.设计过程（1）根据序列码的长度S设计模S计数器，状态可以自定；1.序列信号按一定规则排列的周期性串行二进制码序列信号发生器(1)例1：产生110001001110序列码第一步：设计计数器1.序列长度S=12，设计一个模12计数器2.选用741613.采用同步预置法4.设定有效状态为Q3Q2Q1Q0=0100～1111序列信号发生器(2)第二步：设计组合电路DCBAL0000×0001×0010×0011×010010101101100011101000010011101001011011001110111110111110序列信号发生器(3)2.画卡诺图DCBAL0000×0001×0010×0011×010010101101100011101000010011101001011011001110111110111110序列信号发生器(4)例2、试用计数器74161和数据选择器设计一个01100011序列发器。解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列，从而得电路如图所示。序列信号发生器(5)顺序脉冲分配器顺序脉冲分配器(1)本节的重点本章主要讨论了几种常用的时序模块，如寄存器、移位寄存器、计数器以及由它们组成的序列信号发生器等。计数器可分为同步、异步两种；同步计数器的工作频率高，异步计数器的电路简单。移位寄存器分为左移、右移及双向移动等。本章重点：会识别中规模时序模块的功能;熟悉其功能扩展;具备应用时序模块及组合模块构成给定逻辑功能电路的能力。小结例1．由集成同步4位二进制加法计数器74161和门电路组成的时序电路如图所示，要求：（1）画出M=0和M＝1两种情况下，电路的完整状态图；（2）分析说明电路的功能。图电路是由两片同步十六进制计数器74LS161组成的计数器，试分析这是多少进制的计数器，两片之间是几进制。