jesd204b_FPGA实现

JESD204BCLASS1简介与FPGA的实现说明：本文要紧分析jesd204bCLASS1协议及在FPGA的实现一、什么是JESD204B协议标准JESD204B是一个实现高速ADC/DAC数据传输和多ADC/DAC同步的标准。JESD204标准于2006年第一次发布，通过2次修订，最新版本是JESD204B。最初单条LAN的传输速度从提升到，最新标准中最重要的是加入了实现确信延迟的部份。电气特点部份：概念源端阻抗与负载阻抗为100Ω±20%；可采纳AC/DC偶合方式，具体AC、DC特性可参考JESD204B标准第4章。2、为何要重视JESD204B标准当前ADC/DAC要紧采纳CMOS和LVDS接口电平。在数据速度不断提高时CMOS接口电路的瞬态电流会增大，致使更高的功耗。尽管LVDS的电流和功耗仍然相对较为平坦，但接口可支持的最高速度受到了限制。这是由于驱动器架构和众多数据线路都必需全数与某个数据时钟同步所致使的。图1显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 。图1采样率与驱动方式VS功耗从图1可知在大约150–200MSPS和14位分辨率时，就功耗而言，CML输出驱动器的效率开始占优。CML的优势是：因为数据的串行化，因此关于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口标准所说明的CML驱动器还有一个额外的优势，因为当采样速度提高并提升输出线路速度时，该标准要求降低峰峰值电压水平。一样，针对给定的转换器分辨率和采样率，所需的引脚数量也大为减少。表1显示采纳200MSPS转换器的三种不同接口各自的引脚数量，转换器具有各类通道数和位分辨率。在CMOS和LVDS输出中，数据用作每一个通道数据的同步时钟，利用CML输出时，JESD204B数据传输的最大数据速度为Gbps。从该表中能够觉察，利用CML驱动器的JESD204B优势十分明显引脚数大为减少。表1不同驱动方式VS管脚数另一方面采纳CMOS接口的ADC/DAC器件受限于其接口传输速度，器件只能在较低频率范围内工作。LVDS相对CMOS接口，其传输速度一样利用也不超过800Mbps，且需要传输随路时钟，对数据传输时序要求严格，关于上Gsps的工作器件通常采纳数据分组传输，增加了管脚数，对板卡的布局、时序收敛等带来了超级大的阻碍。同时这两种连接方式对要求实现多个高速ADC/DAC同步的系统的设计是超级困难的。3、常常利用参数说明参数名称可配置值描述L0-31每个转换器采用的高速接口对数量M0-255每颗芯片中的转换器个数F0-255一个帧中的字节数S0-31一个帧中具体一个转换器的采样数N0-31设备分辨率N'0-31每个采样点的bits数K0-31多帧中帧的个数CS0-3每个采样点的控制位数CF0-31一个链接中具体帧中的控制字个数HD0/1高密度，与数据成帧格式有关SCR0/1扰码3、JESD204BCLASS1关键技术在子类1中，系统同步指标体此刻不同设备间SYSREF和器件时钟间的时序关系，为了知足CALSS1的各项功能要求，除SYSREF需要知足成立时刻和维持时刻要求(TSU和THOLD)，具体应用关于确信性延迟的容忍程度关于概念SYSREF与器件时钟的应用散布偏斜要求而言相当重要。图2同一系统不同器件间SRSREF采样时刻要求为了知足图2的时序关系，JESD204B的时钟系统要求能够为每一个器件提供各类的SYSREF/DCLK对，且SYSREF和DCLK的时序关系能够调整。同时SYSREF/DCLK信号对采纳相匹配的走线长度，从而保证时序要求。走线长度匹配限值有SYSREF开关的有效窗口时刻确信。不同SYSREF信号抵达器件的误差尽可能小,要保证不同时钟在相同时刻采样到SYSREF有效值。3、JESD204B帧格式JESD204B帧格式由3部份组成：CGS:代码组同步(codegroupsync)：当发送端检测到SYNCb信号为低电平常启动发送8B10B中的码，本数据段不进行扰码和字节替换操作,接收端检测到最少4个BC字节后可释放SYNCb信号；ILA：初始化多帧序列(initiallanealignment):该时期发送持续的4个初始化多帧（多帧是由K个帧组成，字节数为K*F），一样本数据段不进行扰码和字节替换；图7ILA初始化多帧序列初始化多帧以8B10B中的开始以终止，其中第二个多帧的第二字节是关键字用来指示当前多帧在紧随着的后续14个字节是参数配置信息。表2是具体的配置参数概念，字符含义能够参考标准的节。表2配置信息字节概念DATA:数据传输时期(datatransmission)，该时期进行数据传输，标准中要求该时期的数据需要进行字节替换（注扰码和不扰码的字节替换规那么不同），用户能够依照需要确信是不是需要对数据进行扰码操作。字节替换规那么：一、没有使能扰码情形下的字节替换规那么二、使能扰码情形下的字节替换规那么JESD204B规定的扰码、解扰码生成多项式标准中的扰码和解扰码生成多项式关系，在实际利用中需要依照生成多项式获取并行数据的扰码逻辑关系。4、JESD204BCLASS1系统架构图3JESD204Bclass1多个ADC同步输出到FPGA/ASIC架构图3展现的是多个多通道ADC与FPGA或ASIC的同步搜集系统，logicdevice与ADC各自有独立的工作时钟和独立的sysref信号，系统设计要求工作时钟和sysref信号为同一个时钟源提供。为了使多个ADC同步logicdevice要求输出一个相同时序信号的SYNC到每一个ADC器件。图4JESD204Bclass1FPGA/ASIC与多个DAC同步架构图4展现的是多个多通道DAC与FPGA或ASIC的同步搜集系统，logicdevice与DAC各自有独立的工作时钟和独立的sysref信号，系统设计要求工作时钟和sysref信号为同一个时钟源提供。为了方便逻辑器件内部的同步处置，能够将所有的SYNC信号合成一个信号处置。5、实现JESD204BCLASS1的逻辑功能框图图5FPGA/ASIC内部JESD204B接收数据的逻辑功能框图高速接口数据先通过serdes接口回答出并行10bits数据后再映射到8bits数据,通常8bits数据域时钟频率较高,咱们实际逻辑器件(FPGA)内部利用的频率较低(一样逻辑此刻利用的时钟频率大多不超过300MHz),这儿需要将字节数据转换成更宽的32bits数据或64bits数据位宽,以降低逻辑器件内部工作时钟.数据在转换成更高位宽时没有依照用户的方式进行字节对齐,用户需要手动对齐数据格式.对字节齐后的JESD204B数据进行多通道(LAN)数据对齐处置,然后依照是不是扰码进行字节替换和帧监控处置和解扰码操作.最后依照JESD204B帧数据复用方式提掏出有效数据.图6FPGA/ASIC内部JESD204B发送数据的逻辑功能框图图6是JESD204B发送端在FPGA/ASIC内部实现的逻辑功能框图.整个发送端在SYSREF信号作用下生成帧和多帧时序信号(标准中的帧和多帧是依照8bits即一个字节来概念的,在实际操作进程中由于FPGA内部逻辑采纳的时钟频率一样到不到要求如10Gbps的高速接口信号的字节时钟是1GHz,当前如要FPGA内部逻辑运行1G的时钟频率是不可能,那么发送数据端口一样采纳32bits或64bits位宽进行发送数据),在咱们实际设计进程中一样多帧的字节数都是依照4的倍数来设计.系统时序信号驱动下当检测到外部SYNC信号有效时开始输出JESD204B帧头数据BC直到SYNC信号拉高,在下一个多帧计数器信号启始时发送4个初始化多帧,当初始化多帧发送终止,启动发送数据,数据依照配置进行是不是扰码操作和相对应的字节替换操作.最后将处置后的数据通太高速接口编码输出.6、确信性延迟确信性延迟即JESD204BCLASS1关键技术的具体表现。标准中有如下要求：多帧长度要大于最大的链路延迟。延迟概念为DelayLINK=ΔTLMFC=TXdelay+LaneDelay+RXdelay；时刻的延迟在实际操作进程中和标准概念在此有点不同，由于当前serdes发送和接收延迟较大，在多数情形下多帧的字节数又不是很多（如3二、64、128等）这种情形下是不知足标准要求的，可是咱们一样能够实现确信性延迟设计--这种情形下的延时会超过一个多帧，可能会有2个及以上的多帧延时。图8是标准中给出的确信延时例如。图8标准中概念的确信性延迟例如从图8中能够看起身送端在LMFC计数器为0时开始启动发送多个Lanes的帧数据，接收端每一个Lane有不同延时，反映到接收数据上即每一个Lane的数据不是同一时刻通过CDR恢复出来的有时差，可是所有Lane的数据都在当前多帧时刻内接收到，在下一个LMFC计数器为0时开始输出数据那么可确保多个Lane的数据是同步输出，且数据从发送到最后接收端输出这段延时是固定的，即为确信性延迟。实际利用进程中的确信性延时如图9所示线路延时每个lane间的时延差Tx.延时Rx.延时TX_LMFCNRX_LMFCN+1K.aK.bK确定性延时1K.b确定性延时2图9实际情形中的确信性延时在工程应用中TX和RX端的LMFC可能不是严格对齐的(与整个系统设计相关)存在一个固定的相差。发送端发送的数据从并行数据编码开始到最后数据输出的Tx.延时可能超过1个多帧周期，在通过线路延时(很小几个字节延时)，高速差分信号输入到FPGA管脚到并行数据对齐输出的Rx.延时可能会超过1个多帧周期。同时每一个LANE之间的数据最后通过接收端解码出来的也存在不同时延差（线路距离差，数据提取相位差等组成），系统中接收端LANE最先于点获取到数据、最迟点获取到数据。可选的弹性FIFO释放区间为（1≤Releasezone＜）或（≤Releasezone≤K），第一种情形将会在第N+1个多帧周期位置输出对齐后的数据，确信性延迟12将会是的情形；第二种情形将会在第N个多帧周期位置数据对齐后的数据，确信性延迟将会是的情形。7FPGA实现JESD204BCLASS1的功能仿真图本次设计中：多帧K=32，帧长F=1；高速接口收发送端数据，共8路GTX，每一路的发送数据时钟采纳的是相同的一、初始化数据BC段，和初始化的4个多帧数据；二、发送的数据3、接收端8路接收数据，GTX接收侧，每一路数据字节和相位是没有对齐的4、接收数据字节对齐处置五、接收侧数据相位对齐六、解扰码和字节替换后的数据7、发送端数据发送的是8'h12，没有使能扰码，下面是字节替换部份红色部份是替换后的输出数据，黄色部份是原始数据八、发送端数据发送的是8'h12，使能扰码，下面是字节替换部份红色部份是替换后的输出数据，黄色部份是原始数据九、发送端数据发送的是递增数据，使能扰码，下面是字节替换部份红色部份是替换后的输出数据，黄色部份是字节替换的原始数据10、接收端字节替换和解扰码的数据黄色是输入数据，红色是字节替换和解扰码的数据注：高速接口设置的8B10B字节对齐在检测到4个及以上后需要将对齐方式设置成手动模式0，或设置成只检测8B10B中逗号的正或负信号进行对齐。技术交流：。