实习资料湖北大学FPGA教学大纲

实习资料湖北大学FPGA教学大纲湖北大学FPGA教学大纲作为专用集成电路（ASIC）领域中的一种半定制电路，也是专用集成电路（ASIC）中集成度最高的一种，FPGA是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，它既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。随着技术的发展与工艺的改进，FPGA早已突破性能、功耗与容量瓶颈，并以更低的成本实现无可比拟的逻辑密度与延伸特性。越来越丰富的IP核（可下载到FPGA中的成熟电路设计）使FPGA广泛应用于通信、工业控制、国防军工、汽车电子、消费类电子以及科研等诸多领域...

湖北大学FPGA教学大纲作为专用集成电路（ASIC）领域中的一种半定制电路，也是专用集成电路（ASIC）中集成度最高的一种，FPGA是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，它既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。随着技术的发展与工艺的改进，FPGA早已突破性能、功耗与容量瓶颈，并以更低的成本实现无可比拟的逻辑密度与延伸特性。越来越丰富的IP核（可下载到FPGA中的成熟电路设计）使FPGA广泛应用于通信、工业控制、国防军工、汽车电子、消费类电子以及科研等诸多领域，FPGA已成为几乎所有电子设计的首选技术平台。 FPGA技术的广泛应用，必然带来人才需求的急剧增长。根据半导体协会的统计和预测，2007年全国合格的FPGA开发工程师不足5000人，而2010年整个IC产业的设计人才需求将达到10万人。课程背景： FPGA系统设计培训课程主要帮助学生尽快掌握 CPLD/FPGA 的开发流程和设计方法，以工程实践为例，循序渐进的学习FPGA的集成开发环境，开发流程以及硬件电路设计等知识。每次课程都配有相关实战训练，每个实战训练题目都可以在BASYS开发板的FPGA硬件平台上进行下载验证。通过实战，可以更好的理解消化课堂知识，工程实践水平会得到迅速提高。课程目标：培养学员迅速掌握和使用CPLD/FPGA数字系统开发工具、开发流程，能够独立进行初步的FPGA系统设计。经过培训，学员可以掌握HDL语言的初步开发能力，并且解决FPGA产品开发过程中的常见问题，掌握基于FPGA的设计和调试方法。教学大纲：第一周基础理论：介绍FPGA学习所需要的背景知识 7.6 上午 EDA设计导论概述内容：EDA的基本概念及内容,以及发展历史；FPGA的概念和分类； VIRTEX Spartan3E系列FPGA的基本结构 7.6 下午 Verilog语言介绍内容： Verilog HDL语言简介；Verilog HDL语言的描述层次说明；基于Verilog HDL语言的CPLD/FPGA开发流程；Verilog HDL语言的可综合与仿真特性； Verilog HDL程序开发的必备知识；Verilog HDL程序设计模式； 7.7 上午 HDL语言程序结构内容：程序模块说明；Verilog HDL的层次化设计；Verilog HDL语言的描述形式 7.7 下午 HDL语言基本要素；系统任务和编译预处理语句内容：标志符与注释；数字与逻辑数值；数据类型；运算符和表达式；系统任务语句；编译预处理语句 7.8 上午面向综合的行为描述语句内容：触发事件控制；条件语句；循环语句；任务与函数 7.8 下午面向验证和仿真的行为描述语句内容：验证与仿真概述；仿真程序执行原理；延时控制语句常用的行为仿真描述语句；用户自定义元件；仿真激励的产生 7.9 上午 Modesim快速入门内容：Modelsim功能概述；在Modelsim中指定Xilinx的仿真库；Modelsim的基本操作 7.9 下午 Modesim使用实验内容：练习1；练习2；练习3；3分频电路设计； 7.10 上午 ISE快速入门内容：ISE功能概述及操作基础；用户约束输入；综合与实现；器件配置； Xilinx IP核的使用 7.10 下午 ISE使用实验内容：3分频电路；第二周专业技能课：Xilinx FPGA开发语言及开发流程 7.11 上午 Verilog HDL可综合设计内容：组合逻辑和时序逻辑；同步时序电路和异步时序电路；阻塞赋值与非阻塞赋值完成练习4 7.11 下午高级逻辑设计思想与代码风格内容：通用指导原则；代码风格；常用的设计思想与代码设计风格完成练习5 7.12 上午组合逻辑设计实验内容：完成全加器 7.12 下午组合逻辑设计实验内容：完成乘法器设计 7.13 上午可综合状态机开发实例内容：状态机基本概念；可综合状态机设计原则；状态机的Verilog HDL实现完成练习8 7.13 下午可综合状态机开发实例内容：完成练习9 7.14 上午时序逻辑设计实验内容：完成实验----序列检测器设计 7.14 下午时序逻辑设计实验内容：完成实验----串并转换器 7.15 上午 ISE实验练习内容：数码管显示电路实验 7.15 下午 ISE实验练习内容：按键操作数码管电路实验第三周专业技能课：Xilinx FPGA开发语言及开发流程 7.16 上午~ 7.20 下午秒表的实现内容：使用Xilinx FPGA开发板实现秒表的功能，主要功能模块包括按键输入模块、工作状态机、显示输出模块。目的：使学生熟练掌握HDL语言和FPGA开发流程附录: ModelSim上机实验练习练习1: 简单的组合逻辑电路设计练习2: 简单的时序逻辑电路的设计练习3: 利用条件语句实现较复杂的时序逻辑电路练习4: 时序逻辑中的阻塞赋值与非阻塞赋值练习5: 用always块实现较复杂的组合逻辑电路练习6: 在Verilog HDL中使用函数练习7: 在Verilog HDL中使用任务（task）练习8: 利用有限状态机进行复杂时序逻辑的设计练习9: 利用状态机的嵌套实现层次结构化设计练习10 :通过模块之间的调用实现自顶向下的设计

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