FPGA调试操作步骤

FPGA调试操作步骤FPGA的JTAG烧写根据ALTERA官方FAE（现场应用 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 师）的强烈建议，请注意不要随意带电插拔JTAG下载接口，否则会损坏FPGA芯片的JTAG口信号管脚。现象：在排除了下载线的问题后，还是不能访问FPGA的JTAG口，那么很有可能你的FPGA芯片的JTAG口已经损坏。此时请用万用 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 检查TCK，TMS，TDO和Tdi是否和GND短路，如果任何一个信号对地短路则表示JTAG信号管脚已经损坏。原因分析：我们经常为了方便，随意插拔JTAG下载口，在多数情况下不会发生任何问题。仍然有很小的概率因为热插拔而产生的JTAG口的静电和浪涌，最终导致FPGA管脚的击穿。有人怀疑是否是D版的USBBlaster或者ByteBlasterII 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 简化，去处了保护电路导致的。但事实证明原装的USBBlaster也会发生同样的问题。我们怀疑是否是ALTERA的低端芯片为了降低成本，FPGA的IO单元没有加二极管钳位保护电路。我们的建议：请大家尽量按照以下步骤进行板子和下载线的上电、下电顺序：上电顺序：1.在FPGA板子断电的情况下，插上JTAG下载线接口2.插上USBBlaster或者ByteBlasterII的电缆3.插上FPGA板子的电源下电顺序：1.断开FPGA板子的电源2.断开USBBlaster或者ByteBlasterII的电缆3.断开JTAG下载线接口虽然上面的步骤有点繁琐，但是为了保证芯片不被损坏，希望大家按照上面的步骤来操作。Altera：用户I/O：不用解释了。配置管脚：MSEL[1:0]用于选择配置模式，比如AS、PS等。DATA0FPGA串行数据输入，连接到配置器件的串行数据输出管脚。DCLKFPGA串行时钟输出，为配置器件提供串行时钟。nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚。ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚。nCEO下载链期间始能输出。在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。下载链上最后一个器件的nCEO悬空。nCE下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地。nCNFIG用户模式配置起始信号。nSTATUS配置状态信号。CONF_DONE配置结束信号。电源管脚：VCCINT内核电压：130nm为1.5V，90nm为1.2VVCCIO端口电压：一般为3.3V，还可以支持多种电压，5V、1.8V、1.5VVREF参考电压GND信号地时钟管脚：VCC_PLLPLL管脚电压，直接连VCCIOVCCA_PLLPLL模拟电压，截止通过滤波器接到VCCINT上GNDA_PLLPLL模拟地GNDD_PLLPLL数字地CLK[n]PLL时钟输入PLL[n]_OUTPLL时钟输出特殊管脚：VCCPD用于寻则驱动VCCSEL用于控制配置管脚和PLL相关的输入缓冲电压PROSEL上电复位选项NIOPULLUP用于控制配置时所使用的用户I/O的内部上拉电阻是否工作TEMPDIODEN用于关联温度敏感二极管ASDO在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/O脚来用。在AS模式下，这个脚是CII向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS模式下,ASDO有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO脚直接接到配置芯片的ASDI脚（第5脚）。2/2.I/O,nCSO在AS模式下是专用输出脚，在PS和JTAG模式下可以当I/O脚来用.在AS模式下，这个脚是CII用来给外面的串行配置芯片发送的使能脚。在AS模式下,ASDO有一个内部的上拉电阻，一直有效。这个脚是低电平有效的。直接接到配置芯片的/CS脚（第1脚）。3/3.I/O,CRC_ERROR当错误检测CRC电路被选用时，这个脚就被作为CRC_ERROR脚，如果不用默认就用来做I/O。但要注意，这个脚是不支持漏极开路和反向的。当它作为CRC_ERROR时，高电平输出则表示出现了CRC校验错误（在配置SRAM各个比特时出现了错误）。CRC电路的支持可以在setting中加上。这个脚一般与nCONFIG脚配合起来用。即如果配置过程出错，重新配置.4/4.I/O,CLKUSR当在软件中打开EnableUser-supplledstart-upclock(CLKUSR)选项后，这个脚就只可以作为用户提供的初始化时钟输入脚。在所有配置数据都已经被接收后，CONF_DONE脚会变成高电平，CII器件还需要299个时钟周期来初始化寄存器，I/O等等状态，FPGA有两种方式，一种是用内部的晶振（10MHz），另一种就是从CLKUSR接进来的时钟（最大不能超过100MHz）。有这个功能，可以延缓FPGA开始工作的时间，可以在需要和其它器件进行同步的特殊应用中用到。7/13.I/O,VREF用来给某些差分标准提供一个参考电平。没有用到的话，可以当成I/O来用。14/20.DATA0专用输入脚。在AS模式下，配置的过程是：CII将nCSO置低电平，配置芯片被使能。CII然后通过DCLK和ASDO配合操作，发送操作的命令，以及读的地址给配置芯片。配置芯片然后通过DATA脚给CII发送数据。DATA脚就接到CII的DATA0脚上。CII接收完所有的配置数据后，就会释放CONF_DONE脚（即不强制使CONF_DONE脚为低电平），CONF_DONE脚是漏极开路（Open-Drain）的。这时候，因为CONF_DONE在外部会接一个10K的电阻，所以它会变成高电平。同时，CII就停止DCLK信号。在CONF_DONE变成高电平以后（这时它又相当于变成一个输入脚），初始化的过程就开始了。所以，CONF_DONE这个脚外面一定要接一个10K的电阻，以保证初始化过程可以正确开始。DATA0,DCLK,NCSO,ASDO脚上都有微弱的上拉电阻，且一直有效。在配置完成后，这些脚都会变成输入三态，并被内部微弱的上拉电阻将电平置为高电平。在AS模式下，DATA0就接到配置芯片的DATA(第2脚）。15/21.DCLKPS模式下是输入，AS模式下是输出。在PS模式下，DCLK是一个时钟输入脚，是外部器件将配置数据传送给FPGA的时钟。数据是在DCLK的上升沿把数据，在AS模式下，DCLK脚是一个时钟输出脚，就是提供一个配置时钟。直接接到配置芯片的DCLK脚上去（第6脚）。无论是哪种配置模式，配置完成后，这个脚都会变成三态。如果外接的是配置器件，配置器件会置DCLK脚为低电平。如果使用的是主控芯片，可以将DCLK置高也可以将DCLK置低。配置完成后，触发这个脚并不会影响已配置完的FPGA。这个脚带了输入Buffer，支持施密特触发器的磁滞功能。16/22.nCE专用输入脚。这个脚是一个低电平有效的片选使能信号。nCE脚是配置使能脚。在配置，初始化以及用户模式下，nCE脚必须置低。在多个器件的配置过程中，第一个器件的nCE脚要置低，它的nCEO要连接到下一个器件的nCE脚上，形成了一个链。nCE脚在用JTAG编程模式下也需要将nCE脚置低。这个脚带了输入Buffer，支持施密特触发器的磁滞功能。nCONFIG专用的输入管脚。这个管脚是一个配置控制输入脚。如果这个脚在用户模式下被置低，FPGA就会丢失掉它的配置数据，并进入一个复位状态，并将所有的I/O脚置成三态的。nCONFIG从低电平跳变到高电平的过程会初始化重配置的过程。如果配置 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 采用增强型的配置器件或EPC2,用户可以将nCONFIG脚直接接到VCC或到配置芯片的nINIT_CONF脚上去。这个脚带了输入Buffer，支持施密特触发器的磁滞功能。实际上，在用户模式下，nCONFIG信号就是用来初始化重配置的。当nCONFIG脚被置低后，初始化进程就开始了。当nCONFIG脚被置低后，CII就被复位了，并进入了复位状态，nSTATUS和CONF_DONE脚被置低，所有的I/O脚进入三态。nCONFIG信号必须至少保持2us。当nCONFIG又回到高电平状态后，nSTATUS又被释放。重配置就开始了。在实际应用过程中可以将nCONFIG脚接一个10K的上拉电阻到3.3VDEV_OEI/O脚或全局I/O使能脚。在QuartusII软件中可以使能DEV_OE选项（EnableDevice-wideoutputEnable)，如果使能了这一个功能，这个脚可以当全局I/O使能脚，这个脚的功能是，如果它被置低，所有的I/O都进入三态。INIT_DONEI/O脚或漏极开路的输出脚。当这个脚被使能后，该脚上从低到高的跳变指示FPGA已经进入了用户模式。如果INIT_DONE输出脚被使能，在配置完成以后，这个脚就不能被用做用户I/O了。在QuartusII里面可以通过使能EnableINIT_DONE输出选项使能这个脚。nCEOI/O脚或输出脚。当配置完成后，这个脚会输出低电平。在多个器件的配置过程中，这个脚会连接到下一个器件的nCE脚，这个时候，它还需要在外面接一个10K的上拉电阻到Vccio。多个器件的配置过程中，最后一个器件的nCEO可以浮空。如果想把这个脚当成可用的I/O，需要在软件里面做一下设置。另外，就算是做I/O，也要等配置完成以后。82/121.nSTATUS这是一个专用的配置状态脚。双向脚，当它是输出脚时，是漏极开路的。在上电之后，FPGA立刻将nSTATUS脚置成低电平，并在上电复位（POR）完成之后，释放它，将它置为高电平。作为状态输出脚时，在配置过程中如果有任何一个错误发生了，nSTATUS脚会被置低。作为状态输入脚时，在配置或初始化过程中，外部控制芯片可以将这个脚拉低，这时候FPGA就会进入错误状态。这个脚不能用作普通I/O脚。nSTATUS脚必须上拉一个10K欧的电阻。CONF_DONE这是一个专用的配置状态脚。双向脚，当它是输出脚时，是漏极开路的。当作为状态输出脚时，在配置之前和过程中，它都被置为低电平。一旦配置数据接收完成，并且没有任何错误，初始化周期一开始，CONF_DONE就会被释放。当作为状态输入脚时，在所有数据都被接收后，要将它置为高电平。之后器件就开始初始化再进入用户模式。它不可以用作普通I/O来用。这个脚外成也必须接一个10K欧的电阻。MSEL[1:0]这些脚要接到零或电源，表示高电平或低电平。00表示用AS模式，10表示PS模式，01是FASTAS模式.如果用JTAG模式，就把它们接00,JTAG模式跟MSEL无关，即用JTAG模式，MSEL会被忽略，但是因为它们不能浮空，所以都建议将它接到地。DEV_CLRnI/O或全局的清零输入端。在QuartusII里面，如果选上EnableDevice-WideReset（DEV_CLRn)这个功能。这个脚就是全局清零端。当这个脚被置低，所有的寄存器都会被清零。这个脚不会影响到JTAG的边界扫描或编程的操作。