ise综合报告解读

ise综合报告解读(共7篇)：解读报告综合iseise综合报告时序ise报告ise12.4查看时序报告篇一：ISE综合面积报告 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 ISE综合面积报告分析http://blog.sina.com.cn/s/blog_8383808c0100ywmw.htmlRef:http:///viewthread.php?tid=307745【原创】如何知道你的FPGA 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 等效于多少门FPGA的最终面积不但和要实现的功能有关，而且和不同人的不同设计方法有关，比如同样一个buffer，用blockmemory和coregen的方法可能面积很省，但是如果直接用RTL编码产生，而且不幸没有综合成blockmem而是综合成了一大堆的寄存器和LUT则面积会很大，大到不可想象（我有个这样的经历）。所以要在设计前就估计出面积不太可行。除非公司开发的产品有很强的延续性，那样的话可以根据原来的项目进行近似的推算，这是可能的。那么在ISE里面如何看到自己设计的部分的面积呢1.在ISE项目中打开“viewdesignsummary”。在右侧designsummary窗口中选择“detailedreports”中的“mapreport”。2.出现如下所示的内容。我们分析一下。DesignSummaryLogicUtilization:1.FPGA资源利用率NumberofSliceFlipFlops:11,555outof178,1766%Slice内部FF寄存器利用率：6%.Numberof4inputLUTs:21,446outof178,17612%输入LUT利用率：12%LogicDistribution:被使用的FPGA资源分布情况NumberofoccupiedSlices:16,079outof89,08818%占用的Slice数目：18%为什么Slice利用率是18%而上面的LUT利用率是12%呢？简单说明一下。假如一个Slice有两个LUT，片内总共有100个单位的Slice，也即有200个单位的LUT，那么如果我们的设计使用了24个单元的LUT，而这些LUT分布在18个Slice里面时，恰好就是现在的这种情况了。即Slice利用率18%（18/100），LUT利用率12%（24/200）。NumberofSlicescontainingonlyrelatedlogic:16,079outof16,079100%Slice里面只有互相相关的逻辑，这种Slice所占比例：100%NumberofSlicescontaininguelatedlogic:0outof16,0790%Slice里面有互不相关的逻辑，这种Slice所占比例：0%*SeeNOTESbelowforanexplanationoftheeffectsofuelatedlogicTotalNumberof4inputLUTs:25,027outof178,17614%4输入LUT的利用率：14%Numberusedaslogic:21,446设计用LUT数目：21446Numberusedasaroute-thru:787布线路由用LUT：787NumberusedforDualPortRAMs:2,596双端口RAM用LUT：2596(TwoLUTsusedperDualPortRAM)每个双端口RAM由两个LUT构成Numberusedas16x1RAMs:用做16x1RAM的LUT：64NumberusedasShiftregisters:134用做shiftregister的LUT：134其他NumberofbondedIOBs:495outof96051%NumberofBUFG/BUFGCTRLs:8outof3225%NumberusedasBUFGs:8NumberusedasBUFGCTRLs:0NumberofFIFO16/RAMB16s:19outof3365%NumberusedasFIFO16s:0NumberusedasRAMB16s:19NumberofDCM_ADVs:2outof1216%NumberofBSCAN_VIRTEX4s:1outof425%NumberofRPMmacros:125.等效门数Totalequivalentgatecountfordesign:1,681,068(d/o-a)W6U这是一个168万门的设计。AdditionalJTAGgatecountforIOBs:23,760附：6.等效门数的意义本文在edacn.net发布以后，很多人回帖或者发信给我询问我等效门数的意义。我想这个问题不能一句话说完，就逐一做一下说明吧。(1).等效门数是对ASIC实现的大概估计。这里包含了两个意思：一呢是对ASIC实现的估计，也就是说ASIC实现的时候是在168万门左右的数量级；二呢是个大概估计，所以要强调的是等效门数仅供参考，和最后真正的ASIC结果可能会相去甚远，比如可能是100万门，也可能是300万门，甚至我们无法理解的数目。(2).等效门数的单位是二输入的NAND和NOR，这一点未经确认，但是有这样的印象，因为在CMOS工艺里面NAND、NOR、NOT和XOR是基本的门结构。(3).对ISE是否足够智能要保持怀疑。比如我们的设计中用到了一个BlockMem，ISE在计算等效门的时候可能不会区分这个blockmem是被用作了RAM，ROM，还是异步FIFO。但是这些不同的应用在ASIC的时候，综合出来的结果是不同的。在deepchipESNUG里贴了这样的内容，可以参考一下（原文见：FragVirtexASICequivalentgates4-inputLUT64-inputROM323-inputLUTna16x1RAM6432x1RAM128ShiftRegLUT64CLBflop8CLBlatch5IOBflop8IOBlatch5IOBSynclatchnaTBUF3BlockRAM16,384BSCAN48ClkDLL7,000F5MUX3F6MUX3MUXCY3XORCY3(4).ASIC厂商和工艺的不同决定了等效门数只会是个general的参考数。不同的工艺在综合相同结构的时候，产生的门数也会不同，但是ISE的报告里面没有提及这一点，足见这是一个参考用得数据，且不可当真(5).等效门数的意义在于：一、作为增量设计时的参考，评估新模块的大小和在全系统中占有的比例；二、可以用等效门数作为“一阶估计”，预测大致的ASIC规模比如1XXX万门的设计就当作是1000门左右的设计。最后，切记，等效门数并不等于最后ASIC的门数，而且可能很不等效。篇二：ISE使用指南(完整版)第1节ISE套件的介绍与安装第4章ISE开发环境使用指南4.1.1ISE简要介绍Xilinx是全球领先的可编程逻辑完整解决 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP（IntellectualProperty）核，长期以来一直推动着FPGA技术的发展。Xilinx的开发工具也在不断地升级，由早期的Foundation系列逐步发展到目前的ISE9.1i系列，集成了FPGA开发需要的所有功能，其主要特点有：?包含了Xilinx新型SmartCompile技术，可以将实现时间缩减2.5倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境；全面支持Virtex-5系列器件（业界首款65nmFPGA）；集成式的时序收敛环境有助于快速、轻松地识别FPGA设计的瓶颈；可以节省一个或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。FoundationSeriesISE具有界面友好、操作简单的特点，再加上Xilinx的FPGA芯片占有很大的市场，使其成为非常通用的FPGA工具软件。ISE作为高效的EDA设计工具集合，与第三方软件扬长补短，使软件功能越来越强大，为用户提供了更加丰富的Xilinx平台。???4.1.2ISE功能简介ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，从功能上讲，其工作流程无需借助任何第三方EDA软件。?设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器（TheISETextEditor），用于原理图编辑的工具ECS（TheEngineeringCaptureSystem），用于生成IPCore的CoreGenerator，用于状态机设计的StateCAD以及用于约束文件编辑的ConstraintEditor等。综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌MentorGraphics公司的LeonardoSpectrum和Synplicity公司的Synplify，实现无缝链接。仿真：ISE本身自带了一个具有图形化波形编辑功能的仿真工具HDLBencher，同时又提供了使用ModelTech公司的Modelsim进行仿真的接口。实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量设计等高级功能。下载：下载功能包括了BitGen，用于将布局布线后的设计文件转换为位流文件，还包括了ImPACT，功能是进行设备配置和通信，控制将程序烧写到FPGA芯片中去。使用ISE进行FPGA设计的各个过程可能涉及到的设计工具如表4-1所示。表4-1ISE设计工具表?????4.1.3ISE软件的安装E9.1软件安装的基本硬件要求如下：CPU在PIII以上，内存大于256M，硬盘大于4G的硬件环境安装。为了更好地使用软件，至少需要512M内存，CPU的主频在2GHz以上。本 书 关于书的成语关于读书的排比句社区图书漂流公约怎么写关于读书的小报汉书pdf 使用的集成开发环境是ISE9.1，仿真工具是ModelSim6.2b，综合工具为SynplifyPro8.8。其中ISE、ModelSim软件和Synplify软件不同版本之间的差异不是很大，所以操作和设计结果的差别也是很小的。具体安装过程如下：1．光盘放进DVD光驱，等待其自动运行（如果没有自动运行，直接执行光盘目录下的Setup.exe文件程序即可），会弹出图4-1所示的欢迎界面，点击―Next‖进入下一页。图4-1ISE安装过程的欢迎界面2．接着进入注册码获取、输入对话框，如图4-2所示。注册码可以通过网站、邮件和传真方式申请注册码。如果已有注册码，输入后单击―Next‖按键后继续。图4-2ISE9.1安装程序的注册码输入界面购买了正版软件后，最常用的方法就是通过网站注册获取安装所需的注册码。首先在Xilinx的官方主页上建立自己的帐号，然后点击图4-1中的―Website‖按键，登陆帐号，输入CD盒上的产品序列号（序号的格式为：3个字符+9个数字），会自动生成16位的注册码，直接 记录 混凝土 养护记录下载土方回填监理旁站记录免费下载集备记录下载集备记录下载集备记录下载 下来即可，同时Xilinx网站会将注册码的详细信息发送到帐号所对应的邮箱中。3．下一个对话框是Xilinx软件的授权声明对话框，选中―Iacceptthetermsofthissoftwarelicense‖，单击―Next‖后进入安装路径选择界面，如图4-3所示。单击―Browse‖按键后选择自定义安装路径，单击―Next‖按键继续图4-3ISE软件安装路径选择对话框4．接下来的几个对话框分别是选择安装组件选择，如图4-4所示，用户需要选择自己使用的芯片所对应的模块，这样才能在开发中使用这些模块。在计算机硬盘资源不紧张的情况下，通常选择―SelectAll‖。图4-4ISE安装组件选择界面5．随后进入设置环境变量页面，保持默认即可。如果环境变量设置错误，则安装后不能正常启动ISE。选择默认选项，安装完成后，在―我的电脑‖上单击右键，选择属性环境变量中，可看到名为―Xilinx‖的环境变量，其值为安装路径。最后进入安装确认对话框，单击Install按钮，即可按照用户的设置自动安装ISE，如图4-5所示。篇三：ise设计分析AES电路设计与分析本次的目的在于熟悉ISE中对静态时序的分析，以及如何对设计进行检错以及修改优化。本次所要进行优化分析的代码是关于AES密码，本次使用的分析软件为ISE9.1.本次所要实现在过程如下：1.建一个关于AES的工程，输入AES代码后使用ISE9.1进行综合。2.进行管脚约束。3.进行面积约束。4.分析综合报告，对静态时序进行分析。5.根据综合报告观察时钟是否能够满足要求。6.如果不满足要求不断的进行修改，直到能满足时序要求为止。7.最后进行一定的优化。分析方法与步骤如下：1.打开ISE9.1新建一个工程，并添加源代码，本次使用的设计参数为xc4vfx140-11ff1517。选择userconstraints-assignpackagepins进行管脚约束。进入xilinxpace界面以后选择packageview,将管脚拉到packageview窗口中的空格子中，注意时钟必须放在正确的位置上，可以选择view-toolbars-legend在出现的窗口中有对各种类型的格子的说明。设置完管脚后点击保存。关闭窗口。2．首先进行synthesize-XST分析，而在此分析中也可以对优化目标进行一些设置，选中synthesize-XST选项，右击选择属性（properties），得到的窗口如图1所示，其中的GlobalOptimizationGoal选项指的是优化的目标，可以在此进行一定的设置，如图所示所有的时钟线，优化逻辑最大延迟，建立时间，保持时间等；图1双击synthesize-XST下的ViewsynthesisReport,以下是其部分报告及分析：TimingSummary:---------------SpeedGrade:-11Minimumperiod:1.901ns(MaximumFrequency:525.984MHz)Minimuminputarrivaltimebeforeclock:3.180nsMaximumoutputrequiredtimeafterclock:4.221nsMaximumcombinationalpathdelay:Nopathfound分析：这里的第一项Minimumperiod指的是最小的逻辑延迟第二项Minimuminputarrivaltimebeforeclock指的是数据必须在时钟上升延到来之前的3.180ns把数据准备好，相当于建立时间。第三项Maximumoutputrequiredtimeafterclock指的是数据必须在时钟延到来这后的4.221ns数据保持稳定，相当于保持时间。最后一项由于还没有布线所以没有线延迟。TimingDetail:--------------Allvaluesdisplayedinnanoseconds(ns)=========================================================================Timingconstraint:DefaultperiodanalysisforClock'iClk'Clockperiod:1.901ns(frequency:525.984MHz)Totalnumberofpaths/destinationports:900/644-------------------------------------------------------------------------Delay:1.901ns(LevelsofLogic=0)Source:InputRegsEnc/NewKeyReg_1(FF)//FF指D触发器Destination:InputRegsEnc/oKey_127(FF)SourceClock:iClkrisingDestinationClock:iClkrisingDataPath:InputRegsEnc/NewKeyReg_1toInputRegsEnc/oKey_127GateNetCell:in-outfanoutDelayDelayLogicalName(NetName)----------------------------------------------------FDC:C-Q1280.3071.133InputRegsEnc/NewKeyReg_1(InputRegsEnc/NewKeyReg_1)FDCE:CE0.461InputRegsEnc/oKey_0----------------------------------------Total1.901ns(0.768nslogic,1.133nsroute)(40.4%logic,59.6%route)分析：上面报告指的是综合过程中延迟最大的两个综合单元，即最大延迟是InputRegsEnc模块下的NewKeyReg_1单元到InputRegsEnc模块下的oKey_127单元，接下来是其各个部分的延迟，以及总的延迟，正是因为他是最大的逻辑延迟，所以应当让它们在布局时尽量的近一点，以减少其布线延迟，最终减少总延迟，这个可以由面积约束来完成。=========================================================================Timingconstraint:DefaultOFFSETINBEFOREforClock'iClk'Totalnumberofpaths/destinationports:771/387-------------------------------------------------------------------------Offset:3.180ns(LevelsofLogic=3)Source:iRound1(PAD)Destination:AddRoundKeyEnc/BlockOutStaged_127(FF)DestinationClock:iClkrisingDataPath:iRound1toAddRoundKeyEnc/BlockOutStaged_127GateNetCell:in-outfanoutDelayDelayLogicalName(NetName)----------------------------------------------------IBUF:I-O10.8670.638iRound_1_IBUF(iRound_1_IBUF)LUT4:I0-O1280.1661.325MixColumnsEnc/oBlockOut_and00001(MixColumnsEnc/oBlockOut_and0000)LUT4:I2-O10.1660.000AddRoundKeyEnc/Mxor_BlockOutStaged_xor0000_Result91(AddRoundKeyEnc/BlockOutStaged_xor00009)FDC:D0.018AddRoundKeyEnc/BlockOutStaged_9----------------------------------------Total3.180ns(1.217nslogic,1.963nsroute)(38.3%logic,61.7%route)分析：上面的指的是那些信号无法满足建立时间，延迟又最长的那条路径，也就是所谓的关径路径，从报告中可知这条路径为iRound1到AddRoundKeyEnc模块的BlockOutStaged_127单元，所以同样的应在做面积约束的时候把他们放得尽可能的近，以减少其边线延迟。=========================================================================Timingconstraint:DefaultOFFSETOUTAFTERforClock'iClk'Totalnumberofpaths/destinationports:130/130-------------------------------------------------------------------------Offset:4.221ns(LevelsofLogic=1)Source:InputRegsEnc/oKeysValid(FF)Destination:oKeysValid(PAD)SourceClock:iClkrisingDataPath:InputRegsEnc/oKeysValidtooKeysValidGateNetCell:in-outfanoutDelayDelayLogicalName(NetName)----------------------------------------------------FDC:C-Q10.3070.313InputRegsEnc/oKeysValid(InputRegsEnc/oKeysValid)OBUF:I-O3.601oKeysValid_OBUF(oKeysValid)----------------------------------------Total4.221ns(3.908nslogic,0.313nsroute)(92.6%logic,7.4%route)分析：同理可知，上面的报告是无法满足保持时间的关键路径，它是InputRegsEnc模块下的oKeysValid单元到输出端oKeysValid。所以应当把这两个单元放得近一些，以减少其连线延迟。3.其RTL级视图如图2所示：图24.从报上面的报告中可以知道最大的延迟即关键路径在哪，所以在进行面积约束的时候就当把它们的位置放得尽量的近以减少其线延迟，下面开对其做面积约束，选择implementdesign-translate-floorplandesign,双击运行，可以看到进行面积约束的界面。首先根据上面的报告把这些关键路径放得尽可能的近。如图3所示（可能通过F3查找相应的模块，可以在选中模块情况下用zoomtoselected图标查看在布局中的位置），其他的可先让软件进行自动布局。篇四：ISE中综合参数设置?综合选项参数综合参数配置界面如图4-27所示，包括8个选项，具体如下所列：【OptimizationGoal】：优化的目标。该参数决定了综合工具对设计进行优化时，是以面积还是以速度作为优先原则。面积优先原则可以节省器件内部的逻辑资源，即尽可能地采用串行逻辑结构，但这是以牺牲速度为代价的。而速度优先原则保证了器件的整体工作速度，即尽可能地采用并行逻辑结构，但这样将会浪费器件内部大量的逻辑资源，因此，它是以牺牲逻辑资源为代价的。【OptimizationEffort】：优化器努力程度。这里有【normal】和【high】两种选择方式。对于【normal】，优化器对逻辑设计仅仅进行普通的优化处理，其结果可能并不是最好的，但是综合和优化流程执行地较快。如果选择【high】，优化器对逻辑设计进行反复的优化处理和分析，并能生成最理想的综合和优化结果，在对高性能和最终的设计通常采用这种模式；当然在综合和优化时，需要的时间较长。【UseSynthesisConstraintsFile】：使用综合约束文件。如果选择了该选项，那么综合约束文件XCF有效。【SynthesisConstraintsFile】：综合约束文件。该选项用于指定XST综合约束文件XCF的路径。【GlobalOptimizationGoal】：全局优化目标。可以选择的属性包括有【AllClockNets】、【InpadToOutpad】、【OffestInBefore】、【OffestOutAfter】、【MaximmDelay】。该参数仅对FPGA器件有效，可用于选择所设定的寄存器之间、输入引脚到寄存器之间、寄存器到输出引脚之间，或者是输入引脚到输出引脚之间逻辑的优化策略。【GenerateRTLSchematic】：生成寄存器传输级视图文件。该参数用于将综合结果生成RTL视图。【WriteTimingConstraints】：写时序约束。该参数仅对FPGA有效，用来设置是否将HDL源代码中用于控制综合的时序约束传给NGC网表文件，该文件用于布局和布线。【Verilog2001】：选择是否支持Verilog2001版本。?HDL语言选项?HDL语言选项的配置界面如图4-28所示，包括16个选项，具体如下所列：图4-28HDL语言选项的配置界面选项【FSMEncodingAlgorithm】：有限状态机编码算法。该参数用于指定有限状态机的编码方式。选项有【Auto】、【One-Hot】、【Compact】、【Sequential】、【Gray】、【Johnson】、【User】、【Speed1】、【None】编码方式，默认为【Auto】编码方式。【SafeImplementation】：将添加安全模式约束来实现有限状态机，将添加额外的逻辑将状态机从无效状态调转到有效状态，否则只能复位来实现，有【Yes】、【No】两种选择，默认为【No】。【CaseImplementationSytle】：条件语句实现类型。该参数用于控制XST综合工具解释和推论Verilog的条件语句。其中选项有【None】、【Full】、【Parallel】、【Full-Parallel】，默认为【None】。对于这四种选项，区别如下：（1）【None】，XST将保留程序中条件语句的原型，不进行任何处理；（2）【Full】，XST认为条件语句是完整的，避免锁存器的产生；（3）【Parallel】，XST认为在条件语句中不能产生分支，并且不使用优先级编码器；（4）【Full-Parallel】，XST认为条件语句是完整的，并且在内部没有分支，不使用锁存器和优先级编码器。【RAMExtraction】：存储器扩展。该参数仅对FPGA有效，用于使能和禁止RAM宏接口。默认为允许使用RAM宏接口。【RAMStyle】：RAM实现类型。该参数仅对FPGA有效，用于选择是采用块RAM还是分布式RAM来作为RAM的实现类型。默认为【Auto】。【ROMExtraction】：只读存储器扩展。该参数仅对FPGA有效，用于使能和禁止只读存储器ROM宏接口。默认为允许使用ROM宏接口。【ROMStyle】：ROM实现类型。该参数仅对FPGA有效，用于选择是采用块RAM还是分布式RAM来作为ROM的实现和推论类型。默认为【Auto】。【MuxExtraction】：多路复用器扩展。该参数用于使能和禁止多路复用器的宏接口。根据某些内定的算法，对于每个已识别的多路复用/选择器，XST能够创建一个宏，并进行逻辑的优化。可以选择【Yes】、【No】和【Force】中的任何一种，默认为【Yes】。【MuxStyle】：多路复用实现类型。该参数用于胃宏生成器选择实现和推论多路复用/选择器的宏类型。可以选择【Auto】、【MUXF】和【MUXCY】中的任何一种，默认为【Auto】。【DecoderExtraction】：译码器扩展。该参数用于使能和禁止译码器宏接口，默认为允许使用该接口。【PriorityEncoderExtraction】：优先级译码器扩展。该参数用于指定是否使用带有优先级的编码器宏单元。【ShiftRegisterExtraction】：移位寄存器扩展。该参数仅对FPGA有效，用于指定是否使用移位寄存器宏单元。默认为使能。【LogicalShifterExtraction】：逻辑移位寄存器扩展。该参数仅对FPGA有效，用于指定是否使用逻辑移位寄存器宏单元。默认为使能。【XORCollapsing】：异或逻辑合并方式。该参数仅对FPGA有效，用于指定是否将级联的异或逻辑单元合并成一个大的异或宏逻辑结构。默认为使能。【ResourceSharing】：资源共享。该参数用于指定在XST综合时，是否允许复用一些运算处理模块，如加法器、减法器、加/减法器和乘法器。默认为使能。如果综合工具的选择是以速度为优先原则的，那么就不考虑资源共享。【MultiplierStyle】：乘法器实现类型。该参数仅对FPGA有效，用于指定宏生成器使用乘法器宏单元的方式。选项有【Auto】、Block】、【LUT】和【Pipe_LUT】。默认为【Auto】。选择的乘法器实现类型和所选择的器件有关。?Xilinx特殊选项Xilinx特殊选项用于将用户逻辑适配到Xilinx芯片的特殊结构中，不仅能节省资源，还能提高设计的工作频率，其配置界面如图4-29所示，包括10个配置选项，具体如下所列。图4-29Xilinx指定的选项【AddI/OBuffers】：插入I/O缓冲器。该参数用于控制对所综合的模块是否自动插入I/O缓冲器。默认为自动插入。【MaxFanout】：最大扇出数。该参数用于指定信号和网线的最大扇出数。这里扇出数的选择与设计的性能有直接的关系，需要用户合理选择。【RegisterDuplication】：寄存器复制。该参数用于控制是否允许寄存器的复制。对于高扇出和时序不能满足要求的寄存器进行复制，可以减少缓冲器输出的数目以及逻辑级数，改变时序的某些特性，提高设计的工作频率。默认为允许寄存器复制。【EquivalentRegisterRemoval】：等效寄存器删除。该参数用于指定是否把寄存器传输级功能等效的寄存器删除，这样可以减少寄存器资源的使用。如果某个寄存器是用Xilinx的硬件原语指定的，那么就不会被删除。默认为使能。【RegisterBalancing】：寄存器配平。该参数仅对FPGA有效，用于指定是否允许平衡寄存器。可选项有【No】、【Yes】、【Forward】和【Backward】。采用寄存器配平技术，可以改善某些设计的时序条件。其中，【Forward】为前移寄存器配平，【Backward】为后移寄存器配平。采用寄存器配平后，所用到的寄存器数就会相应地增减。默认为寄存器不配平。【MoveFirstFlip-FlopStage】：移动前级寄存器。该参数仅对FPGA有效，用于控制在进行寄存器配平时，是否允许移动前级寄存器。如果【RegisterBalancing】的设置为【No】，那么该参数的设置无效。【MoveLastFlip-FlopStage】：移动后级寄存器。该参数仅对FPGA有效，用于控制在进行寄存器配平时，是否允许移动后级寄存器。如果【RegisterBalancing】的设置为【No】，那么该参数的设置无效。【PackI/ORegistersintoIOBs】：I/O寄存器置于输入输出块。该参数仅对FPGA有效，用于控制是否将逻辑设计中的寄存器用IOB内部寄存器实现。在Xilinx系列FPGA的IOB中分别有输入和输出寄存器。如果将设计中的第一级寄存器或最后一级寄存器用IOB内部寄存器实现，那么就可以缩短IO引脚到寄存器之间的路径，这通常可以缩短大约1~2ns的传输时延。默认为【Auto】。【SlicePacking】：优化Slice结构。该参数仅对FPGA有效，用于控制是否将关键路径的查找表逻辑尽量配置在同一个Slice或者CLB模块中，由此来缩短LUT之间的布线。这一功能对于提高设计的工作频率、改善时序特性是非常有用的。默认为允许优化Slice结构。【OptimizeInstantiatedPrimitives】：优化已例化的原语。该参数控制是否需要优化在HDL代码中已例化的原语。默认为不优化。篇五：ISE实验报告基于ISE的四位全加器功能仿真实验报告南京师范大学物理科学与技术学院指导老师：殷奎喜实验报告姓名：学院：专业：实验名称：课程名称：实验地点：实验指导教师：2012张梦学号：121002044物科院现代电路理论与技术格物楼殷奎喜年12月8日实验一四位全加器一、实验目的1、学习熟悉ISE2、运用ISE设计四选一数据选择器，并以功能仿真来检验二、实验步骤1、安装Xilinx公司软件开发工具ISE(integratedsystemconfiguration)，我所使用的是XilinxISE13.2版本2、运行ISE,出现界面如图1所示。图1ISE运行界面图示1)创建工程单击File-newproject，出现对话框如图2，输入工程名adder4,选择存放路径。图2点击next，设置选用器件族名，器件型号，速度，顶层文件类型，如图3所示。图3一直next，直至出现界面如图4所示。图4选择Finish，至此创建好一个工程。2)编写源文件单击project-newsource，出现界面如图5所示。选择文件类型，填写文件名。图5点击next，暂不设置端口，一直next，直至finish，至此完成源文件设置。出现文件界面。在模板中填入程序，出现界面如图6。图63)综合编写完程序之后，选中顶层文件，双击synthesize-XST，综合通过之后界面如图7图74）预测波形法为检验程序的正确性，进行波形功能仿真。创建测试仿真文件。Sourc-newsource，选择VerilogTestFixture，填写文件名。如图8篇六：ISE实用指导书第一节ISE的介绍与安装4.1.1ISE简要介绍Xilinx是全球领先的可编程逻辑完整解决方案的供应商，研发、制造并销售应用范围广泛的高级集成电路、软件设计工具以及定义系统级功能的IP（IntellectualProperty）核，长期以来一直推动着FPGA技术的发展。Xilinx的开发工具也在不断地升级，由早期的Foundation系列逐步发展到目前的ISE9.1i系列，集成了FPGA开发需要的所有功能，其主要特点有：包含了Xilinx新型SmartCompile技术，可以将实现时间缩减2.5倍，能在最短的时间内提供最高的性能，提供了一个功能强大的设计收敛环境；全面支持Virtex-5系列器件（业界首款65nmFPGA）；集成式的时序收敛环境有助于快速、轻松地识别FPGA设计的瓶颈；可以节省一个或多个速度等级的成本，并可在逻辑设计中实现最低的总成本。FoundationSeriesISE具有界面友好、操作简单的特点，再加上Xilinx的FPGA芯片占有很大的市场，使其成为非常通用的FPGA工具软件。ISE作为高效的EDA设计工具集合，与第三方软件扬长补短，使软件功能越来越强大，为用户提供了更加丰富的Xilinx平台。4.1.2ISE功能简介ISE的主要功能包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，从功能上讲，其工作流程无需借助任何第三方EDA软件。设计输入：ISE提供的设计输入工具包括用于HDL代码输入和查看报告的ISE文本编辑器（TheISETextEditor），用于原理图编辑的工具ECS（TheEngineeringCaptureSystem），用于生成IPCore的CoreGenerator，用于状态机设计的StateCAD以及用于约束文件编辑的ConstraintEditor等。综合：ISE的综合工具不但包含了Xilinx自身提供的综合工具XST，同时还可以内嵌MentorGraphics公司的LeonardoSpectrum和Synplicity公司的Synplify，实现无缝链接。仿真：ISE本身自带了一个具有图形化波形编辑功能的仿真工具HDLBencher，同时又提供了使用ModelTech公司的Modelsim进行仿真的接口。实现：此功能包括了翻译、映射、布局布线等，还具备时序分析、管脚指定以及增量设计等高级功能。下载：下载功能包括了BitGen，用于将布局布线后的设计文件转换为位流文件，还包括了ImPACT，功能是进行设备配置和通信，控制将程序烧写到FPGA芯片中去。使用ISE进行FPGA设计的各个过程可能涉及到的设计工具如表4-1所示。表4-1ISE设计工具表4.1.3ISE软件的安装E9.1软件安装的基本硬件要求如下：CPU在PIII以上，内存大于256M，硬盘大于4G的硬件环境安装。为了更好地使用软件，至少需要512M内存，CPU的主频在2GHz以上。本书使用的集成开发环境是ISE9.1，仿真工具是ModelSim6.2b，综合工具为SynplifyPro8.8。其中ISE、ModelSim软件和Synplify软件不同版本之间的差异不是很大，所以操作和设计结果的差别也是很小的。4.1.4ISE软件的基本操作1．ISE用户界面ISE9.1i的界面如图4-6所示，由上到下主要分为标题栏、菜单栏、工具栏、工程管理区、源文件编辑区、过程管理区、信息显示区、状态栏等8部分。图4-6ISE的主界面标题栏：主要显示当前工程的名称和当前打开的文件名称。菜单栏：主要包括文件（File）、编辑（Edit）、视图（View）、工程（Project）、源文件（Source）、操作（Process）、窗口（Window）和帮助（Help）等8个下拉菜单。其使用方法和常用的Windows软件类似。工具栏：主要包含了常用命令的快捷按钮。灵活运用工具栏可以极大地方便用户在ISE中的操作。在工程管理中，此工具栏的运用极为频繁。工程管理区：提供了工程以及其相关文件的显示和管理功能，主要包括源文件视图（SourceView），快照视图（SnapshotView）和库视图（LibraryView）。其中源文件视图比较常用，显示了源文件的层次关系。快照是当前工程的备份，设计人员可以随时备份，也可以将当前工程随时恢复到某个备份状态。快照视图用于查看当前工程的快照。执行快照功能的方法是选择菜单项Project|TakeSnapshot。库视图则显示了工程中用户产生的库的内容。源文件编辑区：源文件编辑区提供了源代码的编辑功能。过程管理区：本窗口显示的内容取决于工程管理区中所选定的文件。相关操作和FPGA设计流程紧密相关，包括设计输入、综合、仿真、实现和生成配置文件等。对某个文件进行了相应的处理后，在处理步骤的前面会出现一个图标来表示该步骤的状态。信息显示区：显示ISE中的处理信息，如操作步骤信息、警告信息和错误信息等。信息显示区的下脚有两个标签，分别对应控制台信息区（Console）和文件查找区（FindinFiles）。如果设计出现了警告和错误，双击信息显示区的警告和错误标志，就能自动切换到源代码出错的地方。状态栏：显示相关命令和操作的信息。2．ISE菜单的基本操作ISE所有的操作都可通过菜单完成，下面简要介绍ISE的菜单命令以及功能。（1）File菜单File菜单的命令包括：NewProject、OpenProject、OpenExamples、CloseProject、SaveProjectAs、New、Open、Save、SaveAs、SaveAll、PrintPreview、Print、RecentFiles、RecentProjects以及Exit等。NewProject命令：用于新建工程，是开始设计的第一步。ISE会为新建的工程创建一个和工程同名的文件夹，专门用于存放工程的所有文件。OpenProject命令：用于打开已有的ISE工程。高版本的ISE可以打开低版本的工程，但需要版本转换，该转换是单向的、不可逆的，因此需要做好版本备份。低版本的ISE不能打开高版本的ISE工程。OpenExamples命令：用于打开ISE提供的各种类型的示例。CloseProject命令：关闭当前工程。如果关闭前未保存文件，ISE会提示用户保存后再退出。SaveProjectAs命令：可将整个工程另存为其他名字的工程，在大型开发中，常使用该命令来完成版本备份。New命令：用于新建源文件，可生成原理图、符号以及文本文件。文本文件另存为时可修改其后缀名，以生成.v或.vhd的源文件。Open命令：用于打开所有Xilinx所支持的文件格式，便于用户查看各类文件资源。Save、SaveAs以及SaveAll命令：分别用于保存当前源文件、另存为当前源文件以及保存所有源文件。用户要在开发当中养成及时保存文件的习惯，避免代码丢失。PrintPreview命令：用于打印预览当前文件，Print用于打印当前文件。RecentFiles命令：用于查看最近打开的文件。RecentProjects命令：用于查看最近打开的工程。Exit命令：用于退出ISE软件。（2）Edit菜单Edit菜单的命令包括：Undo、Redo、Cut、Copy、Paste、Delete、Find、FindNext、FindinFiles、LanguageTemplates、SelectAll、UnselectAll、MessageFilters、ObjectProperties以及Preference等，大多数命令用于源代码开发中。Undo命令：用于撤销当前操作，返回到前一状态。Redo命令：是Undo命令的逆操作，用于恢复被撤销的操作。Cut命令：剪贴选中的代码,快捷键为“CRTL+X”。Copy命令：复制选中的代码,快捷键为“CRTL+C”。Paste命令：粘贴剪贴和复制的代码,快捷键为“CRTL+V”。Delete命令：删除选中的代码。Find命令：查找选中的文字，或寻找在其输入框中输入的内容，快捷键为“CRTL+F”。FindNext命令：寻找下一个要查找的内容，并跳至相应的位置，快捷键为“F3”。LanguageTemplates命令：可打开语言模版，里面有丰富的学习资料，是非常完整的HDL语言帮助手册，其地位类似于VisualC++的MSDN。SelectAll命令：选中所有的代码，其快捷键为“CRTL+A”。UnselectAll命令：撤销已选中的全部代码，是SelectAll的逆操作。MessageFilter命令：过滤消息，只显示用户期望的消息。Preference命令：用于设定ISE的启动参数以及运行参数，有着众多的设置项，最常用的就是第三方EDA软件的关联设置，将在第4.5节详细介绍。（3）View菜单View菜单主要管理ISE软件的视图，不涉及FPGA开发中的任何环节，其中常用的命令有LayoutHorizontally、LayoutVertically以及RestoreDefaultLayout。LayoutHorizontally命令：将水平地排列ISE主界面中过程管理区、过程管理区以及代码编辑区等主要栏目。LayoutVertically命令：将垂直地排列ISE主界面中过程管理区、过程管理区以及代码编辑区等主要栏目。RestoreDefaultLayout命令：将恢复ISE默认的主界面布局。（4）Project菜单Project菜单包含了对工程的各个操作，是设计中最常用的菜单之一，包括NewSource、AddSource、AddCopyofsource、CleanupProjectFiles、TogglePaths、Archive、TakeSnapshot、MakeSnapshotCurrent、ApplyProjectProperties以及SourceControl命令。NewSource命令：用于向工程中添加源代码，可以添加HDL源文件、IPCore以及管脚和时序约束文件。AddSource命令：将已有的各类源代码文件加入到工程中，Verilog模块的后缀为.v，VHDL模块的后缀为.vhd，IPcore源文件为.xco文件或.xaw文件，约束文件的后缀为.ucf。AddCopyofsource命令，将目标文件拷贝一份添加到工程中。CleanupProjectFiles命令：用于清空综合和实现过程所产生的文件和目录。如果在EDIF设计模式中，只清空实现过程所产生的文件。TogglePaths命令：用于显示或隐藏非工程文件夹中的远端源文件的路径；Archive命令：用于压缩当前工程，包括所有的文件，默认压缩类型为.zip格式。TakeSnapshot命令：用于产生一个工程快照，即当前目录和远程资源的一个只读记录，常用于版本控制。MakeSnapshotCurrent命令：用户恢复快照覆盖当前工程。由于该命令会将当前工程删除，所以使用前一定要做好数据备份工作。ApplyProjectProperties命令：应用工程属性，会提示用于选择相应工程。SourceControl常用于代码的导入和导出，有Export和Import两个子命令。（4）Source菜单Source菜单主要面向工程管理区，包含了对资源文件的各个操作，每个命令的操作也都可以在工程管理区单击右键弹出的对话框中点击实现，包括：Open、SetasTopModule、UseSmartGuide、NewPartition、DeletePartition、Partitionproperties、PartitionForce、Remove、Movetolibrary以及Properties等命令。Open命令：可打开所有类型的源文件，包括.v、.vhd、.xco、.xaw以及.ucf等格式。SetasTopModule命令：用于将选中的文件设置成顶层模块。只有设置成顶层模块，才能对其综合、实现以及生成相应的二进制比特流文件。UseSmartGuide命令：允许用户在本次实现时利用上一次实现的结果，包括时序约束以及布局布线结果，可节省实现的时间，但前提是工程改动不大。NewPartition命令：新建分区，常用于区域约束。DeletePartition命令：删除区域约束的分区Partitionproperties命令：可设置分区属性，详细说明刻参考4.4.4节内容。PartitionForce命令：包含“ForceSynthesisOut-of-data”和“ForceImplementDesignOut-of-data”两个指令，分别用于分区综合和增量设计。Remove命令：把选中的文件从工程中删除，但仍保留在计算机硬盘上。Movetolibrary命令：将选中的源文件移动到相应的库中，以便建立用户文件库。Properties命令：查看源文件属性，有Synthesis/ImplementationOnly、SimulationOnly以及Synthesis/Imp+Simulation三种类型，其中SimulationOnly类文件只能仿真，不能被综合。（5）Process菜单Process菜单包含了工程管理区的所有操作，每个命令的操作也都可以在过程管理区点击相应的图标实现，包括：InmolementTopModule、Run、Rerun、RerunAll、Stop、OpenWithoutUpdating以及Properties等命令。InmolementTopModule命令：完成顶层模块的实现过程。Run命令：在工程过程栏，选中不同的操作，点击改命令，可分别启动综合、转换、映射、布局布线等过程。Rerun命令：重新运行Run指令执行的内容。RerunAll命令：重新运行所有Run指令执行的内容。Stop命令：停止当前操作，可中止当前操作，包括综合和实现的任一步骤。OpenWithoutUpdating命令：改指令用于打开相应上一次完成的综合或实现过程所产生的文件。Properties命令：在工程过程栏，选中不同的操作，点击该命令，可设置不同阶段的详细参数。（6）Windows菜单Windows菜单的主要功能是排列所有窗口，使其易看易管理。通过本菜单可以看到当前打开的所有窗口，并能直接切换到某个打开的窗口。由于各命令操作简单，不再介绍。（7）Help菜单Help菜单主要提供ISE所有帮助以及软件管理操作，包括：HelpTopics、SoftwareM