实验4计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能
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和工作波形图以及引出端的排列，就能正确地运用这些器件。1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端 CPU—加计数端 CPD—减计数端CO—非同步进位输出端 BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q0、Q1、Q2、Q3—数据输出端 CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1输 入输 出CRCPUCPDD3D2D1D0Q3Q2Q1Q01×××××××000000××dcbadcba01↑1××××加 计 数011↑××××减 计 数当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD接高电平，计数脉冲由CPU输入；在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD输入，表5－9－2为8421码十进制加、减计数器的状态转换表。 表5－9－2 加法计数输入脉冲数0123456789输出Q30000000011Q20000111100Q10011001100Q00101010101减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。 图5－9－2是由CC40192利用进位输出CO控制高一位的CPU端构成的加数级联图。图5－9－2 CC40192级联电路3、实现任意进制计数(1)用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图5－9－4所示为一个由CC40192十进制计数器接成的6进制计数器。(2)利用预置功能获M进制计数器图5－9－5为用三个CC40192组成的421进制计数器。外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。图5－9－3 六进制计数器 图5－9－4是一个特殊12进制的计数器电路
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。在数字钟里，对时位的计数序列是1、2、…11，12、1、…是12进制的，且无0数。如图所示，当计数到13时，通过与非门产生一个复位信号，使CC40192(2)〔时十位〕直接置成0000，而CC40192(1)，即时的个位直接置成0001，从而实现了5－5－1－12计数。图5－9－4 特殊12进制计数器三、实验设备与器件1、＋5V直流电源 2、双踪示波器3、连续脉冲源 4、单次脉冲源5、逻辑电平开关 6、逻辑电平显示器7、译码显示器8、 CC40192×3 CC4011（74LS00） CC4012（74LS20）四、实验内容1、测试CC40192同步十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供，清除端CR、置数端LD、数据输入端D3、D2、D1、D0 分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口A、B、C、D；CO和BO接逻辑电平显示插口。按表5－9－1逐项测试并判断该集成块的功能是否正常。(1) 清除令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。清除功能完成后，置CR＝0(2) 置数CR＝0，CPU，CPD任意，数据输入端输入任意一组二进制数，令LD=0，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。(3) 加计数CR＝0，LD＝CPD＝1，CPU接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CPU的上升沿。(4) 减计数CR＝0，LD＝CPU＝1，CPD接单次脉冲源。参照3)进行实验。由内容可做实验得，计数端接单次脉冲源，清除端CR、置数端LD、数据输入端D3D2D1D0分别接逻辑开关，Q3Q2Q1Q0接实验设备的一个译码显示输入相应端口ABCD，CO、BO接逻辑电平显示插口，按表5-9-1测试，其结果与表5-9-1相一致。2、图5－9－2所示，用两片CC40192组成两位十进制减法计数器，输入1Hz连续计数脉冲，进行由00—99递减计数，记录之。由内容可做实验得，按图5-9-2连接电缆，其中（1）片CPD接连续脉冲源，CR1=0LD1=1CPU1=1，BO1接2片CPD2CR2=0LD2=1CPU2=1BO2为借位端。两片Q3∼Q0分别接译码显示器，显示器数值由00开始递减。3、将两位十进制减法计数器改为两位十进制加法计数器，实现由99—00累加计数，记录之。由内容可做实验得，接图5-9-2电路，显示器由00开始递增4、设计一个数字钟移位60进制计数器并进行实验。由内容可做实验得，将实验3中（2）片接法改为图5-9-3，即得到特殊12进制计数器5、按图5－9－4进行实验，记录之。由内容可做实验得，按图5-9-4连接电路，得到特殊12进制计数器。六、实验
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在整个设计的过程中，关键在于时序电路的连接及电路的细节设计上，连接时要特别注意分清各个管脚，要分析原理以及可行的原因，是整个电路可稳定工作。从中我感觉到每个实验都是要反复实践，其过程可能相当繁琐，但总会有所收获的。
浙公网安备 33021202002483