东北大学EDA课程设计数字钟

课程设计 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 设计 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 目：用VHDL语言实现数字钟的设计班级：学号：姓名：指导教师：李世平设计时间：2016年1月摘要随着信息时代的发展，EDA产业已经成为电子信息类产品的支柱。EDA设计技术的基本流程是设计者按照“自上而下”的设计方法，对整个系统进行 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 设计和功能划分。对于硬件描述语言的选择，VHDL具有更强的行为描述能力，使其能够避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统。它将一项设计实体分成外部和内部，在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。本设计采用VHDL语言完成数字时钟系统的设计，实现数字时钟的基本功能。设计采用了元件例化的方法，其中功能划分为：计时、闹钟、显示以及状态控制。计时模块采用计数器实现年月日、时分秒以及星期的计时，其中包含平闰年以及不同月份的区分。闹钟模块实现按照输入时间报时的功能。显示模块则用数码管输出相应数字并且完成24和12进制的转换。状态控制用状态机的思想完成整个系统状态的转换、控制。关键词：VHDL语言、数字时钟、元件例化、计数器1目录一、课程设计目的........................................................................................................................2二、课程设计 内容 财务内部控制制度的内容财务内部控制制度的内容人员招聘与配置的内容项目成本控制的内容消防安全演练内容 及要求..........................................................................................................22.2设计要求...........................................................................................................................2三、VHDL程序设计......................................................................................................................33.1方案论证............................................................................................................................33.2.1主控模块的设计.......................................................................................................43.2.2时分秒、年月的设计...............................................................................................43.2.3日期模块的设计.......................................................................................................53.2.4星期模块的设计.......................................................................................................53.2.5显示模块的设计.......................................................................................................53.2.6闹钟模块的设计.......................................................................................................6四、仿真验证.................................................................................................................................74.1正常置数与计数..............................................................................................................74.2星期的显示.......................................................................................................................74.3闹钟.....................................................................................................................................74.4十二进制和二十四进制................................................................................................8五、课程设计总结........................................................................................................................8六、参考文献.................................................................................................................................92一、课程设计目的掌握利用可编程逻辑器件和EDA设计工具进行电子系统设计的方法。二、课程设计内容及要求2.1设计任务（1）VHDL程序设计、输入——在EDA开发平台上用VHDL描述系统的功能（2）逻辑综合——将源程序编译后，为设计系统选择一个电路实现方案，按照这个方案进行逻辑综合和优化，生成1个电路网表文件（3）功能仿真——检查自己的设计是否达到和完成要求的逻辑功能（4）设计实现——布局、布线及配置，最后生成可以写到芯片中的目标文件（5）时序仿真——是适配到选定的芯片后进行的仿真，它模拟芯片的实际动作，仿真时间模型严格将门级延时计算在内，可以 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 出竞争与冒险，时序仿真验证过的电路与实际电路基本上一致。（6）器件编程——对器件编程下载（7）测试2.2设计要求设计实现一个具有带预置数的数字钟，具有显示年月日时分秒的功能。用6个数码管显示时分秒，set按钮产生第一个脉冲时，显示切换年月日，第2个脉冲到来时可预置年份，第3个脉冲到来时可预置月份，依次第4、5、6、7个脉冲到来时分别可预置日期、时、分、秒，第8个脉冲到来后预置结束，正常工作，显示的是时分秒。Up为高电平时，upclk有脉冲到达时，预置位加1.否则减1.在基本内容的基础上可以自己自由发挥，增加功能或者完善性能等。3三、VHDL程序设计3.1方案论证在设计方法上选择“自上而下”的方法，先进行整个数字时钟的功能划分，完成相应子模块的设计，并且选择元件例化的设计思想，让设计整体更加清晰、思路明确，也更加有利于调试。相应的设计思想以及RTL图示见图3-1以及图3-2。图3-1.整体设计思想图3-2.RTL图43.2设计思路与方法表3-1相应状态控制表3.2.1主控模块的设计主控模块采用状态机的设计思想，通过按键进行变量lock数值的变化，然后不同的lock值代表不同的状态以实现相应的功能。另外，采用元件例化的思想，在主控模块上将各个元器件相连接，以实现整体的功能。相应的状态见表3-1。3.2.2时分秒、年月的设计按照计数器的设计思路，先将晶振进行1000分频，使之达到1秒的频率，然后将分频得到的脉冲作为时分秒模块的计数脉冲。同样将日的输出信号作为年月的时钟。则秒和分为60进制计数器、时为24进制计数器、月为12进制。相应的引脚见图3-3。图3-3.分频模块&时分秒模块&年月模块Lock功能显示0000正常计数显示时分秒0001正常计数显示年月日0010正常计数显示星期0011预置年显示年0100预置月月0101预置日期日0110预置星期星期0111预置时时1000预置分分1001预置秒秒1010预置闹钟时显示预置闹钟时、分1011预置闹钟分显示预置闹钟时、分53.2.3日期模块的设计不同于时分秒模块，日期模块需要考虑到不同月份相应日期的不同，一般分为30和31天。还有平闰年时二月份的28天和29天的区分。除去二月份的其它月份，这里是用枚举法将其一一列举，分别进行不同的计数进制。对于二月份，则需要判断平闰年来确定计数器的进制。如图3-4所示。图3-4日期&星期模块3.2.4星期模块的设计同理，仍然是一个计数器，只是不同于日的进制，星期模块将时分秒的溢出信号作为时钟，进行7进制计数。如图3-4所示。3.2.5显示模块的设计各个模块的相应时间的输出均接入到显示模块中，然后根据lock的值选择相应的输出显示。在此，是用case枚举了所有的可能性，程序比较直观，简单易懂。另外，增加了进制转换，采用if语句对时间进行分段换算，将24进制转换成12进制，并会显示上午或下午。用户可以根据自己的喜好选择。如图3-5所示。6图3-5显示模块3.2.6闹钟模块的设计增加了闹钟模块，当setpin到达相应位置时，用户可以根据自己所需，设置相应的闹钟时间，则系统则会按时提醒用户（响6秒停4秒，持续一分钟），用户也可以按键停止正在响的闹钟。见图3-6.图3-6闹钟模块7四、仿真验证4.1正常置数与计数当up为1时，预置数加1。当up为0时，预置数减1。见图4-1.图4-1正常置数4.2星期的显示星期为七进制，如图4-2所示。图4-2星期的显示4.3闹钟闹钟到达相应时间，响6秒停4秒，持续一分钟。如图4-3所示。图4-3闹钟响铃84.4十二进制和二十四进制（1）当a_p_m键为0时，时钟显示24进制，a_p_m_out输出为0。如图4-4所示。图4-4二十四进制（2）当a_p_m键为1时，时钟显示12进制。上午为0点到12点，下午不会从0点开始，而是从1点开始。同时a_p_m_out当上午时输出为0，下午时输出为1。符合正常的时间逻辑。如图4-5所示。图4-5十二进制五、课程设计总结本次课程设计，完成了一个完整的系统的设计，从最初的设计构思，到建立工程、编写代码、调试与仿真。虽然最后没有进行下载并在fpga器件上进行实践，但是整个过程让我受益匪浅。在EDA课时，了解到的还只是理论以及简单的设计，比如分频器、计数器等，用到Quartus软件时也只是用到了最简单的功能。完成了本次设计后，对于课程上所学知识的体会更深，对于软件的使用也稍加熟练些。9本次设计过程印象最深的是老师说编译时不允许出现太多Warnings，之前使用软件时不在意这些警告，关注的只是错误，当去改出现的警告时才发现需要注意的东西太多，而且这些警告说明了你的设计出现了逻辑不严谨的地方，这是需要注意的，不能忽略。在解决出现的问题时，对于知识的理解也更深了一些。当然，知识是相通的，在其它课程当中，同样是需要实践以及注重严谨的逻辑。六、参考文献[1]李景华杜玉远《可编程逻辑器件及EDA技术》.沈阳：东北大学出版社，2000[2]江翠云.基于CPLD和VHDL的数字钟的设计[J].硅谷.2010(02)[3]胡宏梅.基于VHDL语言的数字钟层次化设计与实现[J].电气自动化.2016(01)[4]廖超平,主编.EDA技术与VHDL实用教程[M].高等教育出版社,2007[5]刘淑荣,蒋彬.基于VHDL语言的数字电路设计[J].长春工程学院学报(自然科学版).2002(04)