计算机组成原理研究生入学试卷及答案（11套）
研究生入学试卷一
一(填空题 (每小题3分，共18分)。
1(2000年，超级计算机的最高浮点运算速度达到A.___亿次/秒，我国的B.___号超级计算机浮点运算速度达到3840亿次/秒，成为C.___之后第三个拥有高速计算机的国家。
2(按IEEE754
标准
excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载
，一个浮点数由A.___, 阶码E, 尾数M三个域组成。其中阶码E的值等于指数的B.___, 加上一个固定C.___。
3(闪速存储器能提供高性能，低功率，高可靠性，以及A.___能力，为现有的B.___体系结构带来了巨大的变化，因此作为C.___用于便携式电脑中。
4(并行处理技术已成为计算机技术发展的主流。它可贯穿于信息加工的各个步骤和阶段。概括起来，主要有三种形式:A.___并行，B.___并行，C.___并行。
5(为了解决多个A.___同时竞争总线B.___, 必须具有C.___部件。
6(重写型光盘分A.___和B.___两种，用户可对这类光盘进行C.___信息。 二((10分) 设x= +15, y= -13,用带求补器的原码阵列乘法器求乘积x×y = ? 并用十进制数乘法进行验证。
三((11分)四位运算器框图如图A1.1所示，ALU为算术逻辑单元，A和B为三选一多路开关，预先已通过多路开关A的SW门向寄存器R1,R2送入数据如下: R1=0101, R2=1010.寄存器BR输出端接四个发光二极管进行显示。其运算过程依次如下:
显示灯
BR LDBR BUS
S 3
ALU SM 2
(74181) S 1
S Cn 0
A B
AS BS 0 001 10 11 01 10 11
AS BS 11
R1 R2 SW R1 R2 BR
R 1 LDR 1
R 2
LDR 2
图A1.1
? R1(A)+R2(B)?BR(1010);
? R2(A)+R1(B)?BR(1111);
? R1(A)+R1(B)?BR(1010);
? R2(A)+R2(B)?BR(1111);
? R2(A)+BR(B)?BR(1111);
? R1(A)+BR(B)?BR(1010);
试分析运算器的故障位置与故障性质(“1”故障还是“0”故障)，说明理由。 四((10分)用定量分析方法证明多模块交叉存储器带宽大于顺序存储器带宽。 五((10分)下表列出pentium机的9种寻址方式名称及有关说明，请写出对应寻址方式有效地址E的计算方法。
Pentium机寻址方式
序 号 寻址方式名称 说 明
(1) 立 即 操作数在指令中
(2) 寄存器 操作数在某寄存器中，指令给出寄存器号
(3) 直 接 Disp为偏移量
(4) 基 值 B为基值寄存器
(5) 基值 + 偏移量
(6) 比例变址+偏移量 I为变址寄存器，S为比例因子
(7) 基值+变址+偏移量
(8) 基值+比例变址+偏移量
(9) 相 对 PC为程序计算器
六((11分)图A1.2所示的CPU逻辑框图中，有两条独立的总线和两个独立的存储器。已知指令存储器IM最大容量为16384字(字长18位)，数据存储器DM最大容量是65536字(字长16位)。各寄存器均有“打入”(R)“送出”(R)控制命令，但图A1.2中未标出。 inout
图 A1.2
(1)指出下列寄存器的位数:
程序计数器PC，指令寄存器IR，累加器AC0、AC1，通用寄存器R0,R3，指令存储器地址寄存器IAR,，指令存储器数据存储器IDR，数据存储器地址寄存器DAR，数据存储器数据寄存器DDR。
(2) 设机器指令格式为
17 13 12 0
OP X
加法指令可写为“ADD X(R)‖ ,其功能是(AC) + ((R) + X)?AC,其中((R) + X)部分通过i0i1i寻址方式指向数据存储器DM。现取R为R。画出ADD指令的指令周期流程图，写明“数i1
据通路”和相应的微操作控制信号。
七((10分)画出PCI总线结构框图，说明HOST总线，PCI总线，LAGACY总线的功能。 八((10分)何谓SCSI?若设备的优先级依次为CD-ROM，扫描仪，硬盘，请用SCSI进行配置，画出配置图。
九((10分)试推导磁盘存储器读写一块信息所需的总时间公式。
研究生入学试卷二
一.填空题(每小题3分，共18分)。
1(移码表示法主要用于表示A.___数的阶码E,以便于比较两个B.___的大小和C.___
操作。
2. 双端口存储器和多模块交叉存储器属于A.___存储器结构.前者采用B.___技术，
后者采用C.___技术。
3. 堆栈是一种特殊的数据寻址方式，它采用A.___原理.按结构不同，分为B.___
堆栈和C.___堆栈。
4. 流水CPU中的主要问题是A.___相关,B.___相关和C.___相关，为此需要采取相应的技
术对策，才能保证流水线畅通而不断流。
5. 总线仲裁部件通过采用A.___策略或B.___策略，选择其中一个主设备作为总线
的下一次主方，接管C.___权。
6. 显示适配器作为CRT和CPU的接口，由A.___存储器，B.___控制器，ROM BIOS
三部分组成。先进的C.___控制器具有D.____加速能力。
二((10分)设[x]=x.xx…x, 求证: 补012n
n-i (1) x= ,x+x2 (2) [x/2]补= x. xxx…x0i0012n ,i,1
三((11分)假设有如下器件:2片74181ALU，4片74LS374正沿触发8D寄存器，2片74LS373透明锁存器，4片三态输出八缓冲器(74LS240)，一片8?8直接补码阵列乘法器(MUL),其乘积近似取双倍字长中高8位值，一片8?8直接补码阵列除法器(DIV),商为8位字长。请
设计
领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计
一个8位字长的定点补码运算器，它既能实现补码四则算术运算，又能实现多种逻辑运算。
四((10分)设存储器容量为32字，字长64位，模块数m = 4,分别用顺序方式和交叉方式进行组织.若存储周期T = 200ns，数据总线宽度为64位，总线传送周期τ= 50ns, 问:顺序存储器和交叉存储器带宽各是多少,
五((10分)一种二地址RR型，RS型指令结构如下所示
6位 4位 4位 1位 2位 16位
OP 源寄存器 目标寄存器 I X D(偏移量)
其中源寄存器，目标寄存器都是通用寄存器，I为间接寻址标志位，X为寻址模式字段.
D为偏移量字段.通过I,X,D的组合，可构成一个操作数的寻址方式，其有效地址E的
算法及有关说明列于下表:
寻址方式 I X 有效地址E算法 说明
(1) 0 00 E=D D为偏移量
(2) 0 01 指令地址=(PC)+D PC为程序计数器
(3) 0 10 E=(R)+D R为变址寄存器 xx
(4) 1 11 E=(R) R为通用寄存器
(5) 1 00 E=(D)
(6) 0 11 E=(R)+D R为基址寄存器 bb
请写出表中6种寻址方式名称，并说明主存中操作数的位置。
六((11分)某16位机运算器框图如图A2.1所示，其中ALU为加法器，S,S为锁存器，4AB个通用寄存器的读/写控制信号如下表所示:
读控制 写控制
R RA0 RA1 选择 R RA0 RA1 选择
1 0 0 R0 1 0 0 R0
1 0 1 R1 1 0 1 R1
1 1 0 R2 1 1 0 R2
1 1 1 R3 1 1 1 R3
0 ? ? 不读出 0 ? ? 不写入
16位数据总线
ALU
S?ALU S?ALU BB
16位
S SCLR AB
LDSA LDSB
16位
RA0 读选择
R RA1 读选择
4个通用寄存器 WA0 写选择
W WA1 写选择
图A2.1
(1) 请设计微指令格式(只考虑控制字段)。
(2) “ADD R0,R1”指令完成(R0)+ (R1) , R的操作，画出微程序流程图。 1
七((10分)某磁盘存储器的转速为3000转/分，共有4个记录面，每毫米5道，每道记录信息为12288B,最小磁道直径为230mm,共有275道.问:
(1) 磁盘存储器的存储容量是多少,
(2) 最大位密度，最小位密度是多少,
(3) 磁盘数据传输率是多少,
(4) 平均等待时间是多少,
(5) 给出一个磁盘地址格式
方案
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。
八((10分)图A2.2 所示为单级中断结构，它要求CPU在执行完当前指令时转而对中断请求进行服务.现假设:TDC为查询链中每个设备的延迟时间，TA,TB,TC分别为设备A,B,C的中
断服务程序所需的执行时间，TS,TR为保存现场和恢复现场所需时间.
试问:就这个中断请求环境来说，该系统在什么情况下达到中断饱和,
注意:“中断允许”机构在确认一个新中断之前，先要让即将被中断的程序的一条指令一定要执行完毕，设主存工作周期为TM。
中断请求
存储器 CPU 响应
INTA
I/O接口
设备A 设备B 设备C
图A2.2
九((10分)某彩色图形显示器，屏幕分辨率为640?480，共有4色、16色、256色、65536色等四种显示模式。
(1) 请给出每个像素的颜色数m和每个像素占用的存储器的比特数n之间的关系。 (2) 显示缓冲存储器的容量是多少,
(3) 若按照每个像素4种颜色显示，请设计屏幕显示与显示缓冲存储器之间的对应关系。
研究生入学试卷三
一 . 填空题(每小题3分，共18分)。
1. 直接使用西文键盘输入汉字，进行处理，并显示打印汉字，是一项重大成就。为此 要解决汉字的A.___编码，汉字B.___,C. ___码等三种不同用途的编码。
2.多个用户共享主存时，系统应提供A.___。通常采用的方法是B.___保护和C.___保护，并用硬件来实现。
3.多媒体CPU是带有A.___技术的处理器，它是一种B._______技术，特别适用于C.___
处理。
4.衡量总线性能的重要指标是A.___，它定义为总线本身所能达到的最高B.___速
率。PCI总线的总线带宽可达C.___。
5.光盘是多媒体计算机不可缺少的外存设备。按读写性质分，光盘有A.___,B. ___, C.___型三类光盘。
6.DMA技术的出现，使得A.___可以通过B.___直接访问C.___,同时，CPU可以继续 执行程序。
二.(10分)设由S,E,M三个域组成的一个32位二进制字所表示的非零规格化数x,其表示为
SE-128x = (-1)×(1.M)×2
问:它所能表示的规格化的最大正数，最小正数，最大负数，最小负数是多少,
XeYe 三((11分)。 设X=X?2 ,Y=Y?2mm
(1) 写出浮点数四则运算的基本公式;
(2)画出浮点运算器的逻辑结构图，并简要说明。
四((10分)CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns,主存存取周期为250ns.
求:(1)cache/主存系统的效率 。 (2)平均访问时间。
五((10分)一台处理机具有如下指令格式
,位 ,位 ,位 ,位
X OP 源寄存器 目标寄存器 地 址
格式表明有,位通用寄存器(长度,,位)，X指定寻址模式，主存实际容量为,,,k
字。
(,) 假设不用通用寄存器也能直接访问主存中的每一个单元，并假设操作码域OP=6
位，请问地址码域应分配多少位,指令字长度应有多少位,
(,) 假设X=11时，指定的那个通用寄存器用做基值寄存器，请提出一个硬件设计规划，
使得被指定的通用寄存器能访问1M主存空间中的每一个单元。 六((11分)图A3.1所示为双总线结构机器的数据通路，IR为指令寄存器，PC为程序计数器(具有自增功能)，M为主存(受R/W信号控制)，AR为主存地址寄存器，DR为数据缓冲寄存器。ALU由加减控制信号决定完成何种操作。控制信号G控制的是一个门电路。另外，线上标注有控制信号，例如Yi表示Y寄存器的输入控制信号，R1o示寄存器R1的输出控制信
号。未标注的线为直通线，不受控制。
现有“ADD R2, R0”指令完成(R0) + (R2) ? R0的功能操作。请画出该指令的指令
周期流程图，并列出相应的微命令控制信号序列。假设该指令的地址已放入PC中。
图A3.1
七((10分)总线的一次信息传送过程大致分哪几个阶段,若采用同步定时
协议
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，请画出读数据的同步时序图。
八((10分)刷新存储器(简称刷存)的重要性能指标是它的带宽。实际工作中，显示适配器的几个功能部分要争取刷存的带宽。假设总带宽50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。
(,) 若显示工作方式采用分辨率为1024×768,颜色深度为3B，刷新频率为,,HZ,计算刷存
总带宽应为多少,
( 2 )为达到这样高的刷存带宽，应采取何种技术措施,
九((10分)请在下表中第二列、第三列填写简要文字对CISC和RISC的主要特征进行对比。
比 较 内 容 CISC RISC
(1) 指令系统
(2) 指令数目
(3) 指令格式
(4) 寻址方式
(5) 指令字长
(6) 可访存指令
(7) 各种指令使用频率
(8) 各种指令执行时间
(9) 优化编译实现
(10) 程序源代码长度
(11) 控制器实现方式
(12) 软件系统开发时间
研究生入学试卷四
一(填空题(每小题3分，共1,分)
1.为了运算器构造的简单性，运算方法中算术运算通常采用A.___加减法，B.___乘 除法或C.___乘除法。
2.相联存储器不是接地址而是按A.___访问的存储器，在cache中用来存放B.___ 在虚拟存储器中用来存放C.___。
3.RISC指令系统的最大特点是A.___，B.___固定，C.___种类少。
4.多媒体CPU以A.___为基础，极大地提高了计算机在B.___和C.___应用方面的 功能。
5.磁盘存储器主要技术指标有存储密度，A.___，B.___，C.___。
6.,,,方式采用以下三种方法A.___，B.___，C.___交替访存。
n+1二((10分)证明 [x+y]=[x]+[y](mod 2) 移移补
三((11分)已知x,0.10011101, y,0.1110，用不恢复余数阵列除法器求x,y,, 四((10分)已知cache命中率,,0.98，主存比cache慢,倍，已知主存存取周期为200ns，求cahce,主存系统的效率和平均访问时间
五((10分)某机的16位单字长访内指令格式如下:
, , , , ,
,, , ， , ,
其中,为形式地址，补码表示(其中一位符号位);，为直接,间接寻址方式: ，,,为间接寻址方式，，,,为直接寻址方式; ,为寻址模式:,为绝对地址，,为基地址寻址，,为相对寻址，,为立即寻址; ,为变址寻址。设,,，,x，,b分别为指令计数器，变址寄存器，基地址寄存器，,为有效地址，请回答以下问题:
(,) 该指令格式能定义多少种不同的操作,立即寻址操作数的范围是多少,
(,) 在非间接寻址情况下，写出各计算有效地址的表达式;
(,) 设基址寄存器为,,位，在非变址直接基地址寻址时，确定存储器可寻址的地址
范围;
(,) 间接寻址时，寻址范围是多少,
(,) 指出间接寻址的缺点。
六((11分)
图A4.1
某机主要功能部件如图A4.1所示，其中,为主存，MBR为主存数据寄存器，MAR为主存地址寄存器，IR为指令寄存器，PC为程序计数器，,~~,为通用寄存器，,,,为暂存器。 03
(1)请补充各部件之间的主要联结线，并注明数据流动方向
(2)画出“,,,(,)，(,)，”指令周期流程图。该指令的含义是进行求和运算，12
源操作数地址在,中，目标操作数寻址方式为自増型寄存器间接寻址方式(先取地址后加,)。 1
七((10分)总线的一次信号传送过程大致分为哪几个阶段,若采用异步定时协议，请画出读数据的异步时序图。
八((10分)磁盘组有,片磁盘，每片有两个记录面，最上最下两个面不用。存储区域内径,,cm，外径,,cm，道密度为,,道,cm，内层位密度,,,位,cm，转速,,,,转,分。问:
(,)共有多少柱面,
(,)组总存储容量是多少,
(,) 数据传输率是多少,
(,) 采用定长数据块记录格式，直接寻址的最小单位是什么,寻址命令中如何表
示磁盘地址,
(,) 如果某文件长度超过一个磁道的容量，应将它记录在同一个存储面上，还是
记录在同一个柱面上,
九((10分)假设主存只有a、b、c三个页框，组成a进c出的FIFO队列进程，访问页面的序列是0，1，2，4，2，3，0，2，1，3，2号。若采用 (1)FIFO算法;(2)FIFO+LRU算法，用列表法求两种替换策略的命中率。
研究生入学试卷五
一(填空题(每小题3分，共18分)
,.Cache是一种A.___存储器，是为了解决CPU和主存间速度不匹配而采用的一项重要的硬件技术。现发展为B.___体系;C.___分设体系。
,.串联堆栈与存储器堆栈的区别是，前者一般不需要A.___，操作时堆栈的顶部保持不动，数据则B.___，而后者采用C.___的方法。
,.CPU从A.___取出一条指令并执行这条指令的时间和称为指令周期，由于各种指令的操作功能不同，各种指令的指令周期是B.___，但在流水CPU中要求做到C.___。
,.当代流行的标准总线内部结构包含数据传送总线，A.___总线，B.___总线，C.___线。
,.每一种外设都是在自己的A.___控制下进行工作，而A则通过B.___和C.___相连，并受C控制。
,.SCSI是A.___I/O接口，IEEE1394是B.___I/O接口，它们是两个最具权威和发展前景的C.___技术。
-53二((11分)设有浮点数x=2?0.0110011,y=2?(-0.1110010),阶码用,位移码表示，尾数(含符号位)用,位补码表示。求,x?y,。要求用补码完成尾数乘法运算，运算结果尾数仍保浮
留,位(含符号位)，并用尾数之后的,位值处理舍入操作。
三((10分)余3码是8421有权码基础上加(0011)后所得的编码(无权码)。余3码编码的十进制加法规则如下:两个十进制一位数的余3码相加，如结果无进位，则从和数中减去3(加上1101);如结果有进位，则和数中加上3(加0011)，即得和数的余3码。请设计余3码编码的十进制加法器单元电路。
四((10分)有一个16K?16位的存储器，由1K?4位的DRAM芯片构成(芯片是64?64结构)。问:
(1)共需要多少RAM芯片,
(2)画出存储体的组成框图。
(3)采用异步刷新方式，如单元刷新间隔不超过,ms，则刷新信号周期是多少, 五((10分)某16位机器所使用的指令格式和寻址方式如下所示，该机有两个20位基址寄存器， 四个16位变址寄存器，十六个16位通用寄存器。指令汇编格式中的S(源)， D(目标)都是通用寄存器，M是主存的一个单元，三种指令的操作码分别是MOV(OP) =(A)H , STA(OP)=(1B)H, LDA(OP)=(3C)H。 MOV是传送指令，STA为写数指令，LDA为读数指令。
15 10 9 8 7 4 3 0
OP 目标 源 MOV S, D
15 10 9 8 7 4 3 0
OP 基址 源 变址
位 移 量 STA S, M
15 10 9 8 7 4 3 0
OP 目标
20 位 地 址 LDA S, M
要求(1)分析三种指令的指令格式和寻址方式特点
(2)处理机完成哪一种操作所花时间最短,那一种最长,第二种指令的执行时间有时会等于第三种指令的执行时间吗,
(3)下列情况下每个十六进制指令字分别代表什么操作,其中有编码不正确时，如何改正才能成为合法指令,
? (F0F1)H (3CD2)H ? (2856)H ? (6FD6)H ? (1C2)H
六((11分)如图A5.1所示的处理机逻辑框图中，有两条独立的总线和两个独立的存储器。已知指令存储器IM最大容量为16384字(字长,,位)，数据存储器DM最大容量为65536字(字长,,位)。各寄存器均有“打入”(Rin)和“送出”(Rout)控制命令，但图中未标出。
(1)指出下列个寄存器的位数。
程序计数器PC，指令寄存器IR，累加器AC0和AC1，通用寄存器R0—R7,指令存储器地址寄存器IAR,指令存储器数据寄存器IDR，数据存储器地址寄存器DAR，数据存储器数据寄存器DDR
(2) 设机器指令格式为
17 13 12 0
OP X
加法指令可写为“ADD X(R)‖ ,其功能是(AC) + ((R) + X)?AC,其中((R) + X)部分通过i0i1i寻址方式指向数据存储器DM。现取R为R。画出ADD指令的指令周期流程图，写明“数i1
据通路”和相应的微操作控制信号。
图A5.1
七((10分)试推导磁盘存储器读写一块信息所需总时间的公式。
八((10分)图A5.2是分布式仲裁器的逻辑结构图，请对此图分析说明。 仲
裁 AB7
总 ABi
线 AB0
竞争
W7 Wi W0
CN7 CNi CN0 CN7 CNi CN0
设备竞争号 设备竞争号
接其他设备
图A5.2
九((10分)某时序产生器的主要逻辑电路如图A5.3所示，φ为脉冲时钟源输出的方波脉冲(频率为10MHz)，C—C为D触发器，T—T为四个输出的节拍脉冲。 1414
(1) 试画出C，C， C，C各触发器Q端波形和T—T的波形(要求两个CPU周期，4 1 2 314
并说明脉冲宽度)。
(2)如果要产生T1—T5五个等间隔的节拍脉冲，问电路如何改进,
T4 T1 T2 T3
Q Q Q Q Q Q
C1 C2 C3
D D D
+5V
2 3 φ 10MHz
时钟 Q Q φ 脉冲源 C4
D
图A5.3
研究生入学试卷六
一(填空题(每小题3分，共18分)。
1(为了运算器的高速性，采用了A.___进位，B.___乘除法，C.___等并行技术措施。
2(虚拟存储器只是一个容量非常大的存储器A.___模型，不是任何实际的B.___存储器。
3(RISC CPU是克服A.___机器缺点的基础上发展起来的，它具有的三个要素是(1)一个有限的B.___，(2)CPU配备大量的C.___，(3)强调D.___的优化。
4(总线异步定时协议中，后一事件出现在总线上的A.___取决于前一事件的出现，即建立在B.___或互锁机制基础上，不需要统一的C.___信号，总线周期长度是D.___的。
5(温彻斯特磁盘是一种采用先进技术研制的A.___磁头，B.___盘片的磁盘机，它将磁头，盘片，电机等驱动部件读写电路等组装成一个C.___机电一体化整体，成为最有代表性的D.___存储器。
6(通道与CPU分时使用A.___，实现了B.___内部的数据处理和C.___的并行工作。
12二((11分)设有两个十进制数:x= -0.875?2，y=0.625?2。
(1) 将x，y的尾数转换为二进制补码形式。
(2) 设阶码2位，阶符1位，数符1位，尾数3位。通过补码运算规则求出z=x-y的二
进制浮点规格化结果。
三((11分)CPU的地址总线16根(A—A，A是低位)，双向数据总线16根(D—D)，1500150控制总线中与主存有关的信号有MREQ(允许访存，低电平有效)，R/W(高电平读命令，低电平写命令)。主存地址空间分配如下:0—8191为系统程序区，由EPROM芯片组成，从8192起一共32K地址空间为用户程序区，最后(最大地址)4K地址空间为系统程序工作区。上述地址为十进制，按字编址。现有如下芯片:
EPROM : 8K×16位(控制端仅有CS),16位?8位
SRAM :16K×1位，2K×8位, 4K×16位， 8K×16位
请从上述芯片中选择芯片设计该计算机的主存储器，画出主存逻辑框图，注意画选片逻辑(可选用门电路及译码器)。
四((10分)用定量分析方法说明交叉存储器比顺序存储器具有更大的吞吐率。 五((10分)一种二地址RR型，RS型指令结构如下所示:
6 位 4 位 4 位 1位 2位 16位
OP I x 源寄存器 目标寄存器 偏移量
其中源寄存器，目标寄存器都是通用寄存器，I为间接寻址标志位，x为寻址模式字段，D为偏移量字段，通过I,x,D的组合，可构成RS型寻址方式的有效地址E。
I x 寻址 方式 有效地址E算法 说明
0 00 直接 寻址
0 01 相对 寻址 PC为程序计数器
0 10 变址 寻址 Rx为变址寄存器
1 11 寄存器间接寻址 R为通用寄存器
1 00 间接 寻址
0 11 基址 寻址 Rb为基址寄存器
请对应6种寻址方式，表中填出有效地址E的算法表达式。
六((10分)今有4级流水线，分别完成取指，指令译码并取数，运算，送结果四步操作，今假设完成各步操作的时间依次为100ns,100ns, 80ns, 50ns. 请问 :(1)流水线的操作周期应设计为多少,
(2)若相邻两条指令发生数据相关，而且在硬件上不采取措施，那么第2条指令要推迟多少时间进行,
(3)如果在硬件设计上加以改进，至少需要推迟多少时间,
七((10分)图A6.1是分布式仲裁器的逻辑结构图，请对此图进行分析说明
图A 6.1
八((10分)图A6.2所示的系统中断结构是采用单级中断结构，它要求CPU在执行完当前指令时中转而对中断请求进行服务，如果此时真的有中断的话，CPU就向外部设备系统发出一个肯定(INTA)信息，一个设备如果要捕获ACK脉冲，它就必须发出中断请求。现假设:
T 为查询链中每个设备的延迟时间 DC
T,T,T分别为设备A,B,C的服务程序所需的执行时间 ABC
T,T为保存现场和恢复现场所需的时间 SR
中断请求
存储器 CPU 响应
INTA
I/O接口
设备A 设备B 设备C
图A6.2
试问:(1)该系统在什么情况下达到中断饱和,
(2)假设现采用多级优先中断结构，设备A连接于最高优先级，设备B次之，设备C
又次之。这种结构在什么情况下达到饱和,
九((10分)某磁盘里，平均找道时间为20毫秒，平均旋转等待时间为7毫秒，数据传输率
为2.5M字节/秒。磁盘机上存放着500个文件，每个文件的平均长度为1M字节。现需将所有
文件逐一读出并检查更新，然后写回磁盘机，每个文件平均需要2毫秒的额外处理时间。问:
(1)检查并更新所有文件需要占用多少时间,
(2)若磁盘机的旋转速度和数据传输率都提高一倍，检查并更新全部文件的时间是多少,
研究生入学试卷七
一(填空题(每小题3分，共18分)
1.按IEEE1394标准，一个浮点数由A.___，阶码E，尾数M三个域组成，其中阶码E的值等于指数的B.___加上一个固定C.___。
2.为了在一台特定的机器上执行程序，必须把A.___映射到这台机器主存储器的B.___空间上，这个过程称为C.___。
3.形成指令地址的方式，称为A.___方式，有B.___寻址和C.___寻址两种。
4.硬布线控制器的基本思想是，某一微操作控制信号是A.___译码输出、B.___信号、C.___信号的逻辑函数。
5.按照总线仲裁电路的A.___不同，总线仲裁分为B.___仲裁和C.___仲裁。
6.中断处理需要有中断A.___，中断B.___产生，中断C.___等硬件支持。 二((11分)已知两个浮点数:
x=0011,01001
y=1111,01011 阶码用以2为基的4位补码表示，其中最高位为阶符。尾数用5位原码表示，其中最高位为数符。列出求x/y的运算步骤，并对结果进行规格化及舍入处理。
三((10分)求证: [-x]=[[x]]。 补 补 求补
四((10分)IDT7133是2K?16位的双端口存储器，若(,)从左端口读出,,,号单元内容(FFFF)H，同时从右端口向,,,号单元写入(F0F0)H;(,)从左右端口同时读/写,,,号单元。要求画出两种情况下的存储器数据读写示意图，并说明考虑什么问题。 五((10分)RISC机中一些指令没有选入指令系统，但很重要，使用指令集中的另外一条指令来替换实现。下表左半部分列出6条指令的功能，请在表的右半部分填入SPARC机的替代指令(ADD、SUB、XOR)及实现方法。
指令 功能 替代指令 实现方法
MOV 寄存器间传送数据 INC 寄存器内容加1 DEC 寄存器内容减1 NEG 取负数 NOT 取反码 CLR 清除寄存器 六((11分)时序产生器要在一个CPU周期中产生T1,T5五个等间隔的节拍脉冲，请画出该
时序电路的逻辑电路图，假设时钟脉冲源频率为10MHz.
七((10分)集中式仲裁有几种方式,画出链式查询方式的逻辑结构框图，说明其工作原理。 八((10分)已知cache/主存系统效率为85%，平均访问时间为60 ns，cache比主存快4倍，求主存存储器周期是多少,cache 命中率是多少,
九((10分)某机运算器如图A7.1所示，其ALU由通用函数发生器组成，M—M为多路开关，13采用微程序控制。若用微指令对该运算器要求的所用控制信号进行微指令编码格式设计，列出各控制字段的编码表。
j
判“0”逻辑
M3
LDR0 LDR1 i L LDR2 LDR3
R C 移位门 R0 2 R R1 R3 S D
N
S0
S1 ALU M
a b S2 +1 c d
S3
e f A B g h
M1
M2
图A7.1
研究生入学试卷八
一(填空题(每小题3分，共18分)。
({(26) ? (63)} ? (135)的值为A.___。 116168
2(广泛使用的A.___和B.___都是半导体C.___存储器。前者的速度比后者快，D.___不
如后者高，它们的共同缺点是断电后E.___保存信息。
3(寻址方式按操作数的A.___位置不同，多使用B.___型和C.___型，前者比后者的执
行速度快。
4(时序信号产生器提供机器所需的A.___时序信号，在硬布线控制器中，时序信号采用
B.___三级体制;在微程序控制器中，一般采用C.___二级体制。
5(当代流行的标准总线追求与A.___，B.___，C.___无关的开发标准。
6(通道是一个特殊功能的A.___，它有自己的B.___专门负责数据输入输出的传输控制，
CPU只负责C.___功能。
二((11分)对于模4补码，设[x]补=x0′.x0x1x2…xn,其中x0′为符号位， 求证:
n-i x=-2x0′+x0 +x2i,i,1
三((10分)全加器可由异或门及进位逻辑电路组成，根据A?B = A?B,可以设计利用原变量或反变量进行运算的加法器，进而可以推测，对已设计好的加法器，用原变量运算和反变量运算都是一样的，这种说法对不对,为什么,
四((10分)某机字长32位，常规设计的存储空间?32M，若将存储空间扩至256M，请提出一种可能的方案。
五((10分)表8.1列出Pentium机的寻址方式名称，请在第3列、第4列写出有关表示式和说明。
表8.1 Pentium的寻址方式
序 号 寻址方式名称 有效地址E算法 说 明
(1) 立即
(2) 寄存器
(3) 直接
(4) 基址
(5) 基址+偏移量
(6) 比例变址+偏移量
(7) 基址+变址+偏移量
(8) 基址+比例变址+偏移量
(9) 相对
六((10分)图A8.1给出了微程序控制的某计算机的部分微指令序列，图中每一框代表一条微指令。分支点a由指令寄存器IR,IR两位决定，分支点b由条件码标志Co决定，现采用断56
定方式实现微程序的顺序控制，已知微地址寄存器长度为8位，要求:
(1) 设计实现该微指令序列的微指令字顺序控制字段格式。
(2) 画出微地址转移逻辑图。
A
B
IR5?IR6=00 IR5?IR6=01 IR5?IR6=10 IR5?IR6=11
a
C D E F
C0=1 C0=0
b G H
I J
K
L
M
N
O
图A8.1
七((11分)图A8.2表示硬布线控制器中5条指令的指令周期流程图，M1、M2、M3表示节拍电位周期，每个节拍电位周期包含T1~T4四个时钟周期。每一框中内容表示寄存器、主存之间的数据通路，RD、WE表示读/写存储器的微操作命令，LD表示打入某寄存器命令。请写出RD、WE、LDAR、LDIR、LDDR、LDAC各微操作命令逻辑表达式。 八((10分)何谓分布式仲裁,画出逻辑结构图进行说明。
九((10分)试推导磁盘存储器读写一块信息所需总时间的公式。
启动
RD
PC?AR?ABUS
M1 DBUS?DR?IR
PC+1
CLA ADD STA JMP NOP
M2 0?AC IR?AR IR?AR IR?PC
PC?AR
RD WE
AR?ABUS AR?ABUS
M3 DBUS?DR AC?DR
DR?ALU DR?DBUS
ALU?AC
图A8.2
研究生入学试卷九
一(填空题(每小题3分，共1,分)
1.运算器不论复杂还是简单，均有条件码寄存器，条件码寄存器的一部分通常由各种 A.___触发器组成，利用触发器的信息，可以提供B.___以实现程序的C.___。
2.使用虚拟存储器是为了解决A.___问题，存储管理主要由B.___实现，CPUC.___ 访问第二级存储器。
3.指令操作码字段表征指令的A.___，而地址码字段指示B.___，微小型机中多采用 C.___混合方式的指令格式。
4.硬布线控制器的设计方法是:先设计A.___流程图，再利用B.___写出综合逻辑表 达式，然后用C.___等器件实现。
5.集中式仲裁方式必须有一个A.___，受理所有功能模块的B.___。
6.软磁盘和硬磁盘的A.___原理和B.___方式基本相同，但在C.___和性能上存在较 大差别。
-n二((10分)求证:[x]补=[x]反+2
三((10分)如图A9.1示出某机运算器的部分数据通路示意图。用微程序控制器控制，微指令中用两位L1L2控制加法器的左输入，用两位R1R2控制加法器的右输入，用一位Lc控制加法器的左输入是否求反，用一位Rc控制加法器的右输入是否求反，用两位S1S2控制移位器左移，右移，半交换和直送。试将图中这三部分具体化(只画一位)
移位器
右移 左移
加法器
A B
左求反 右求反
L LR C
来自不同寄存器 来自不同寄存器
图A9.1
四((10分)设存储器容量为128M字，字长64位，模块数M=8，分别用顺序方式和交叉方
式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。问顺序存储器和交叉存储器带宽各是多少,
五((10分)画图说明键存储保护方式原理。
六((10分)某16位机器所使用的指令格式和寻址方式如下所示，该机有两个20位基址寄存器，四个16位变址寄存器，十六个16位通用寄存器，指令汇编格式中的S(源)， D(目标)都是通用寄存器，m是主存的一个单元，三种指令的操作码分别是MOV(OP) =(A)H ,STA(OP)=(1B)H, LDA(OP)=(3C)H, MOV是传送指令，STA为写数指令，LDA为读数指令。
15 10 9 8 7 4 3 0
OP — 目标 源 MOV S,D
15 10 9 8 7 4 3 0
OP 基址 源 变址 STA S,M
位 移 量
15 10 9 8 7 4 3 0
OP — 目标 LDA S,M
20位地址
要求(1)分析三种指令的指令格式和寻址方式特点
(2)处理机完成哪一种操作所花时间最短,那一种最长,第二种指令的执行时间有时会等于第三种指令的执行时间吗,
(3)下列情况下每个十六进制指令字分别代表什么操作,其中有编码不正确时，如何改正才能成为合法指令,
? (F0F1)H (3CD2)H ? (2856)H ? (6FD6)H ? (1C2)H
七((11分)现有四条机器指令，其操作码分别为MOV(OP)=00，ADD(OP)=01，COM(OP)=10，ADT(OP)=11。根据数据通路部分设计的微程序流程图如A9.2所示:?第一条是“取指”微指令，功能是将一条机器指令从主存M取出后放到指令寄存器IR;?P1测试指令类型，测试条件是操作码;?P2测试第6条微指令执行求和结果，测试条件是进位标志Cj;?公操作中硬件自动执行，程序计数器PC,AR (主存地址寄存器)和PC+1动作。
现设定控制存储器EPROM容量最大为16个单元，其字长符合微指令格式要求。
(1)请给微程序流程图中每条微指令分配当前微地址与下一微地址(用二进制编码给
出)。
(2)写出微地址转移逻辑表达式。
画出微地址转移逻辑图。
1
M,IR
1 P
MOV ADD COM ADT
2 3 4 5
r,rr+r ,r ,r R2+R1,R2 r sd sdd sd
6
R2+R3,R2
Cj=1
P2
Cj=0
7
R2-R3,R2
图A9.2
八((10分)刷存的主要性能指标是它的带宽。实际工作时显示适配器的几个功能部分要争用刷存的带宽。假定总带宽的50%用于刷新屏幕，保留50%带宽用于其他非刷新功能。
(1) 若显示工作方式采用分辨率为1024?1024,颜色深度为3B，帧频(刷新速度)为72Hz，
计算刷存总带宽应为多少,
(2) 为达到这样高的刷存带宽，应采取何种技术措施,
九((11分)用微处理器构成一个数据采集系统。输入设备数据准备好以后，就给出就绪 READY状态信号，并送出8位并行数据。请设计中断方式的输入接口电路，给出逻辑框图，并说明数据输入过程。
研究生入学试卷十
一(填空题(每小题3分，共18分)。
1.虚拟存储器指的是A.___层次，它给用户提供了一个比实际B.___空间大得多的C.___空间.
2.一个较完善的指令系统应包含A.___类指令，B.___类指令，C.___类指令，程序控制类指令，I/O类指令，字符串类指令，系统控制类指令。
3.当今的CPU芯片除了包括定点运算器和控制器外，还包括A.___，B.___运算器和C.___管理等部件。
4.PCI总线是当前流行的总线，是一个高A.___且与B.___无关的C.___总线，又是一个至关重要的D.___总线。
5.输入设备分A.___输入设备，B.___输入设备，C.___输入设备几类。
6.SCSI是处于A.___和B.___之间的并行I/O接口，可允许连接C.___台不同类型的高速外围设备。
12二.(11分) 设有两个十进制数:x = -0.875 × 2,y = 0.625 × 2,
(1) 将x,y的尾数转换为二进制补码形式。
(2) 设阶码2位，阶符1位，数符1位，尾数3位，通过补码运算规则求出
z = x – y的二进制浮点规格化结果。
三((10分) 设存储器容量为4M字，字长32位，模块数m = 4,分别用顺序方式和交叉方式进行组织，存储周期T = 200ns,数据总线宽度32位，总线传送周期, = 50ns.问顺序存储器和交叉存储器带宽各是多少,
四((10分)指令格式如下所示。OP为操作码字段，试分析指令格式特点。
15 10 7 3 2 0
OP 源寄存器 基值寄存器
偏移量(16位)
五((11分) 运算器结构如图A10.1示。IR为指令寄存器，R—R为三个通用寄存器，其中13
任何一个可作为源寄存器或目标寄存器,A和B是三选一多路开关，通路的选择分别由AS,AS01和BS,BS控制。(如BSBS = 01选择R,10选择R,11选择R)。SS是ALU的操作性质控制010112312
端，功能如下:
SS= 00 ALU输出B SS= 01 ALU输出A + B 12 12
SS= 10 ALU输出A – B SS= 11 ALU输出B 12 12
现有四条机器指令，其操作码OP功能如下:
指令名称 OP 指令功能
MOV 00 从源寄存器传送一个数到目标寄存器
ADD 01 源寄存器和目标寄存器内容相加后送目标寄存器
COM 10 源寄存器内容取反后送目标寄存器
ADT 11 十进制加法指令，修正量6在R3.a,b数在R和R 12
BUS
ALU?BUS LDCCJ J
S 1
ALU S+1 R/W 2
A B 主存M
AS BS 00
AS 11 10 01 11 10 01 BS 11
R3 R2 R1 R3 R2 R1
IR R R R 321
LDIR LDRLDRLDR 3 2 1
图A10.1
(1) 请设计微指令格式。
(2) 假定“取指”微指令完成从主存M取指令到IR,画出四条机器指令的微程序流程图。
请标出具体微地址和测试标志。
六((10分)分析说明图A10.2所示某CPU总线周期时序图。
周期1 周期2(读) 周期3(写) 空闲 空闲
T1 T2 T1 T2 T1 T2 T3 T1 T2
CLK2
CLK
A2-A31
BE0-BE3
任意值
ADS
W/R
D/C
M/IO 周期结束 插入等待
READY
周期结束 D0-D31 IN IN OUT
图A10.2
七((10分)如图A10.3所示是从实时角度观察到的中断嵌套。试问:这个中断系统可实现几重中断,并分析图中的中断过程,
高
1
被中断 服务完毕
优 2
被中断 返回
先 3
被中断 返回 服务完毕
权 4
5
低
图A10.3
八((10分)(1).简要说明通用I/O标准接口SCSI的性能特点。
(2)(若设备的优先级依次为CD-ROM、扫描仪、硬盘，请用标准接口SCSI进行配置，画出配置图。
九((10分)试分析图A10.4所示写电流波形属于何种记录方式。
1 0 1 1 0
(～)
(2)
(3)
(4)
图A10.4
(5)
(6)
研究生入学试卷十一
一(填空题(每小题3分，共18分)。
1(为了使计算机能直接处理十进制形式的数据，采用以下两种表示形式:A.___形式和
B.___形式。前者主要用在C.___计算的应用领域。
2(主存与cache的地址映射有A.___，B.___，C.___三种方式。
3(存储器堆栈中，需要一个A.___，它是CPU中的一个专用寄存器，它指定的B.___
就是堆栈的C.___。
4(微程序设计技术是利用A.___方法设计操作控制器的一门技术，具有B.___和可维性
等一系列优点。
5(计算机系统中，根据应用条件和硬件资源不同，数据传输方式可采用A.___传送，
B.___传送，C.___传送。
6(IEEE1394是A.___I/O标准接口，与SCSI相比，具有更高的B.___和C.___实时性。 二((11分)求证:[x]补+[y]补=[x+y]补 (mod 2)
三.(10分)设x = -15,y = -13,用带求补器的原码阵列乘法器求出乘积 x×y = ?并用十进制数乘法验证。
四((10分) 设存储器容量为2M字，字长64位，模块数M = 8,分别用顺序方式和交叉方式进行组织，存储周期T = 200ns,数据总线宽度64位，总线传送周期为τ= 50ns.
问:顺序存储器和交叉存储器带宽各是多少,
五((10分)请在下表中第2列、第3列填写简要文字对CISC和RISC的主要特性进行对比。
比较内容 CISC RISC
(1) 指令系统
(2) 指令数目
(3) 指令格式
(4) 寻址方式
(5) 指令字长
(6) 可访存指令
(7) 各种指令使用频率
(8) 各种指令执行时间
(9) 优化编译实现
(10) 程序源代码长度
(11) 控制器实现方式
(12) 软件系统开发时间
六((10分) 证明一个m段流水线处理器和具有m个并行部件的处理器一样具有同等水平的吞吐能力。
七((10分) 刷新存储器(简称刷存)的重要性能指标是它的带宽。实现显示适配器的几个功能部分要争用刷存的带宽。假设总带宽50%用于刷新屏幕，保留50%带宽用于其他非刷新功
能。
(1) 若显示工作方式采用分辨率为1024?768，颜色深度为3B，刷新频率为72Hz，计
算刷存总带宽应为多少,
(2) 为达到这样高的带宽，应采取何种技术措施,
八((10分)画出程序中断方式基本接口示意图，简要说明IM,IR,EI,RD,BS五个触发器的作用。 九((11分)图A11.1是硬布线控制器设计用指令周期流程图，其中有LDA、STA、ADD、COM、JMP五条机器指令。W1~W6是节拍电位信号，每个节拍电位包含T1~T4四个节拍时钟信号。RD表示读存储器命令，WE表示写存储器命令。每框中的内容表示数据传送通路，凡是寄存器打入均使用LD表示，并用T4定时。
请写出:RD、WE、LDDR、LDIR、+、LDPC、LDAC各控制信号的逻辑表达式。
W 1 PC?AR
RD 取
W2址 M?DR
周
期 DR(OP)?IR
W 3PC+1
译码
LDA STA ADD COM JMP
DR(ADDR(ADDR(ADDR(ADR)?PC W 4
R)?AR R)?AR R)?AR AC?AC
RD WE RD
W 5M?DR AC?DR M?DR
W DR?AC 6DR?M AC+DR?AC
图A11.1
研究生入学试卷一答案
一(填空题
1.A.10000 B.神威 C.美国，日本
2. A.符号位S B.真值e C.偏移量
3. A.瞬间启动 B.存储器 C.固态盘
4. A.时间 B.空间 C.时间并行+空间
5. A.主设备 B.控制权 C.总线仲裁
6. A.磁光盘 B.相光盘 C.随机写入，擦除或重写
二. 解:设最高位为符号位，输入数据为[x] = 01111 [y] = 11101 原原
因符号位单独考虑，尾数算前求补器输出值为:|x| = 1111, |y| = 1101
乘积符号位运算: x = 0?1 =1 ?y0 0
尾数部分运算: 1 1 1 1
? 1 1 0 1
1 1 1 1
0 0 0 0
1 1 1 1
1 1 1 1
1 1 0 0 0 0 1 1 经算后求补器输出，加上乘积符号位，得原码乘积值[x×y] 原 = 111000011 换算成二进制真值 x×y = (-11000011)2 = (-195) 10
十进制数乘法验证:x×y = 15×(-13) = -195
三(解:运算器的故障位置在多路开关B,其输出始终为R1的值。分析如下: ? R1(A)+R2(B)=1010，输出结果错;
? R2(A)+R1(B)=1111，结果正确，说明R2(A)，R1(B)无错;
? R1(A)+R1(B)=1010，结果正确，说明R1(A)，R1(B)无错。由此可断定ALU和BR无错; ? R2(A)+R2(B)=1111。结果错。由于R2(A)正确，且R2(A)=1010，本应R2(B)=1010，但此时推知R2(B)=0101，显然，多路开关B有问题;
? R2(A)+BR(B)=1111，结果错。由于R2(A)=1010，BR(B)=1111，但现在推知BR(B)=0101，证明开关B输出有错;
? R1(A)+BR(B)=1010，结果错。由于R1(A)=0101,本应BR(B)=1111，但现在推知BR(B)=0101，仍证明开关B出错。
综上所述，多路开关B输出有错。故障性质:多路开关B输出始终为0101。这有两种可能:一是控制信号BS0,BS1始终为01，故始终选中寄存器R1;二是多路开关B电平输出始终嵌在0101上。
四(解:假设(1)存储器模块字长等于数据总线宽度;
(2)模块存取一个字的存储周期等于T;
(3)总线传送周期为τ;
(4)交叉存储器的交叉模块数为m.。
交叉存储器为了实现流水线方式存储，即每经过τ时间延迟后启动下一模快，应满足
T = mτ, (1)
交叉存储器要求其模快数?m,以保证启动某模快后经过mτ时间后再次启动该模快时，它的上次存取操作已经完成。这样连续读取m个字所需要时间为
t= T + (m – 1)τ= mτ+ mτ–τ= (2m – 1) τ (2) 1
故存储器带宽为W= 1/t = 1/(2m-1)τ (3) 1 1
而顺序方式存储器连续读取m个字所需时间为
2t = mT = m×τ (4) 22存储器带宽为W = 1/t = 1/m×τ (5) 22
比较(3)和(5)式可知，交叉存储器带宽W 大于顺序存储器带宽W。 12五(解 (3) E = Disp
(4) E = (B)
(5) E = (B) + Disp
(6) E = (I)×S + Disp
(7) E = (B) + (I) + Disp
(8) E = (B) + (I)×S + Disp
(9) 指令地址 = (PC) + Disp
六(解:(1) PC=14位， IR=18位
AC0=AC1=16位， R0,R3=16位
IAR=14位， IDR=18位
DAR=16位， DDR=16位
(2)加法指令“ADD X(Ri)”是一条隐含指令，其中一个操作数来自AC另一个操作数 0.在DM中，其地址由通用寄存器的内容(Ri)加上指令格式中的X量值决定。其指令周期流程图画
于图A1.3中，相应的微程序控制信号标在框图外面。
PC?AR PCout ,IARin
IM?IDR 读IM,IDRin
IDRout ,IRin IDR?IR
Rout ,Xout,+ ,AC1in 1 R1+ IR(X) ? AC1
AC1out,DARin AC1?DAR
读DM,DDRin DM?DDR
AC0out(BUS1),+ DDRout (BUS2), AC1in AC0+DDR?AC1
图A1.3
七(解:PCI总线结构框图如图A1.4所示:
图A1.4
HOST总线:该总线又称CPU总线，系统总线，主存总线等，它不仅连接主存，还可连接 多个CPU。
PCI总线:连接各种高速的PCI设备。PCI设备可以是主设备，也可以是从设备或兼而有 之。系统中允许有多条PCI总线。它们可以使用HOST桥与HOST总线相连，也可以使用PCI/PCI 桥与已知HOST桥连接的PCI总线相连。从而得已扩充整个系统的PCI总线负载能力。
LAGACY总线:可以是ISA,EISA,MCA等这类性能较低的传统总线，以便充分利用市场上现 有的适配器卡，支持中，低速I/O设备。
八(解:SCSI是“小型计算机系统接口”的简称，它是一个智能化的并行I/0标准接口，可以 混接各种磁盘，光盘，磁带机，打印机，扫描仪以及通信设备，最多可连接16个设备，支持16 位数据传输。数据传输率为48MB/s。它首先应用于Macintosh和Sun平台上，后来发展到工作站， 网络服务器和pentium系统中，并成为ANSI标准。所给四种设备的SCSI配置如图A1.5所示:
图A1.5
九(解:设读写一块信息所需总时间为T，平均找道时间为t，平均等待时间为t，读写一块信 sl息的传输时间为t，则有 m
T=t，t，tsLm
假设磁盘以每秒r转速率旋转，每条磁道容量为N个字，则数据传输率Dr=rN个字/秒。
又假设每个数据块的字数为n，一旦读写磁头定位在该块始端，就能在t?(n / rN)秒的时间中传 m
输完毕。t是磁盘旋转半周的时间，t=(1/2r)秒，由此可得: ll
T=t，(1/2r)，(n/rN) 秒。 s
研究生入学试卷二答案
一.填空题
1(A(浮点 B.指数 C.对阶
2(A.并行 B.空间并行 C.时间并行
3(A.先进后出 B.寄存器 C.存储器
4(A.资源 B.数据 C.控制
5(A.优先级 B.公平 C.总线控制
6(A.刷新 B.显示 C.显示 D.图形
二((1)证:当x?0时，x=0, 0
n-i [x]补=0. xx…x =xi2= x 12n,i,1
当x,0时，x=1, 0
[x]补=1. xx…x=2+x 12n
n-i x=1. xx…x-2= -1+0. xx…x= -1+xi2 12n12n,i,1
n-i综合上述两种情况，可得出:x= -x +xi2 0,i,1
n-i(2)证:因为 x= -x+ x2 ，所以 0i,i,1
nnn-i-i-(i+1) x/2= -x/2 + (x2)/2=-x+ x/2 + (x2)/2=-x+x20i00i0i,,,i,1i,1i,1
根据补码与真值的关系则有:[x/2]补= x. xxx…x0012n -i由此可见，如果要得到[2 x]补，只要将[x]补连同符号位右移i位即可。 三(解:根据给定条件，所设计的8位字长定点补码运算器如图A2.3所示。
2片74181ALU组成8位字长的通用ALU部件，以实现加、减运算和多种逻辑操作。4片74LS374组成了四个通用寄存器R,R，该器件输出带有三态门控制，从而使R,R的输0303出可以连接在一起组成总线ABUS。2片74LS373可用作两个8位暂存器(A和B)，以便将总线ABUS上的数据分时接收到其中以进行，、,、?、?及逻辑运算。由于加减法、逻辑运算与乘法或除法是互斥性的操作(进行加减和逻辑运算时不能进行乘法或除法，反之亦然)，所以暂存器A和B可以公用，即进行乘除法时输入数据可取自A和B。
部件ALU,MUL和DIV的输出需加三态输出缓冲器后才能接到总线ABUS上。其中MUL输出应为双字长，但为了保持8位字长一致，可作近似处理(截去低8位字长)。
BBUS总线的输出可以送入R,R任何一个通用寄存器。 03
BBUS
M?BBUS ALU?BBUS D?BBUS
S0 M
S1 ALU DIV MUL
S2 +1
S3
A B A B A B
暂存器B 暂存器A
G?A G?B
ABUS
R1?ABUS R3?ABUS R0?ABUS R2?ABUS R0 R1 R2 R3
LDR0 LDR1 LDR2 LDR3
图A2.3
四(解:存储器和交叉存储器连续读出m=4个字的信息总量都是
q = 64位 ? 4 =256位
顺序存储器和交叉存储器连续读出4个字所需的时间分别是
-7 t2 = mT = 4 × 200ns =800ns = 8 × 10 (S)
-7 t1 = T + (m–1)t =200ns + 3×50ns = 350ns = 3.5 × 10 (S)
-77 顺序存储器带宽 W2 = q/t2 = 256 / (8×10 ) = 32 × 10 (位/S)
-77 交叉存储器带宽 W1 = q/t1 = 256 / (3.5×10 ) = 73 × 10 (位/S)
五(解:(1).直接寻址，操作数在有效地址E=D的存储单元中
(2).相对寻址
(3).变址寻址，操作数在E=(RX) + D的存储单元中
(4).寄存器间接寻址，通用寄存器的内容指明操作数在主存中的地址
(5).间接寻址，用偏移量做地址访主存得到操作数的地址指示器，再按地址指
示器访主存的操作数，因此间接寻址需两次访问主存.
(6).基值寻址，操作数在E=(Rb) + D 的存储单元中.
六(解:(1)微指令格式如下:
1 2位 1 2位 1 1 1 1 1 1
R RARA W WAA LDS LDS S?ALU SB?ALU CLR , P字段 下址字段01 01 ABB
其中LDSA,LDSB为锁存器打入信号，
CLR为S清零信号 B
S?ALU为SB送原码控制信号 B
SB?ALU为S送反码控制信号 B
, 为公操作标志信号
(2)ADD指令的微程序流程图如图A2.4所示
取指
P(1)
ADD
S R ADD 0A
S R1B
S+S R AB0
图A2.4 七(解:(1)每道记录信息容量 = 12288字节
每个记录面信息容量 = 275?12288字节
共有4个记录面，所以磁盘存储器总容量为
4?275?12288字节 = 13516800字节
(2)最高位密度D按最小磁道半径R计算(R = 115mm): 111
D = 12288字节/2πR= 17字节/mm 11
最低位密度D按最大磁道半径R计算 22
R = R + (275/5) = 115 + 55 = 170mm 21
D = 12288字节/2πR = 11.5字节/mm 22
(3)磁盘数据传输率
r = 3000/60 = 50周/秒
N = 12288字节(每道信息容量)
C = r×N = 50×12288 = 614400字节/秒
(4)平均等待时间 = 1/2r = 1/2?50 = 1/100秒 = 10毫秒
(5)本地磁盘存储器假设只有一台，所以可不考虑台号地址。有4个记录面，每个记录面有275个磁道。假设每个扇区记录1024个字节，则需要12288字节/1024字节 = 12个扇区。由此可得如下地址格式:
14 6 5 4 3 0
柱面(磁道)号 盘面(磁头)号 扇 区 号
八(解:假设执行一条指令的时间也为TM
则中断处理过程和各个时间段如图A2.5 所示
当三个设备同时发出中断请求时，依次分别处理设备C,B,A的时间如下:
tC = 2TM + TDC + TS + TC + TR
tB = 2TM + 2TDC + TS + TB + TR
tA = 2TM + 3TDC + TS + TA + TR
处理三个设备所需的总时间为T = tC + tB + tA
指令 TM 取指令
周期
TM 执行指令 中断 中断 周期 TDC
(硬件)
保存现场 TS
中
断 设备服务
服 程序
务
程 TA ，TB ，TC
序
恢复现场 TR
图 A2.5
因此达到中断饱和的最小时间为T,即中断极限频率为f = 1/T.
九(解:(1)在图形方式中，每个屏幕上的像素都由存储器中的存储单元的若干比特指
定其颜色。每个像素所占用的内存位数决定于能够用多少种颜色表示一个像素。表示每个像
素的颜色数m和每个像素占用的的存储器的比特数n之间的关系由下面的公式给出:
n=logm 2
(2)显示缓冲存储器的容量应按照最高灰度(65536色)设计。故容量为:
640?480?(log65536)/8=614400字节?615KB 2
(3)因同一时刻每个像素能选择4种颜色中的一种显示，故应分配给每个像素用于存储
显示颜色的内容比特为
n=logm=log4=2 22
图A2.6给出了屏幕显示与显示缓冲存储器之间的一种对应关系。屏幕上水平方向连续
的四个像素共同占用一个字节的显示存储器单元。随着地址的递增，像素位置逐渐右移，直至屏幕最右端后，返回到下一扫描线最左端。依此类推，直到屏幕右下角。屏幕上的每一个像素均与显示存储器中的两个比特相对应。
显示存储器
byte 0 byte 1
D7 D6 D5 D4 D3 D2 D1 D0 D7 D6 D5 D4 D3 D2 D1 D0 „„
„„ 显示器屏幕
图A2.6
研究生入学试卷三答案 一. 填空题
1. A.输入 B.内码 C.字模
2.A.存储保护 B.存储区域 C.访问方式
3.A.MMX B.多媒体扩展结构 C.图象数据
4.A.总线带宽 B.传输 C.264MB/S
5.A.只读 B.一次 C.重写
6.A.外围设备 B.DMA控制器 C.内存 二. 解:(,)最大正数
0 11 111 111 111 111 111 111 111 111 111 11
-23)127 X = [1+(1-2]×2
(,)最小正数
0 00 000 000 000 000 000 000 000 000 000 00
-128 X=1.0×2
(,)最小负数
111 111 11 111 111 111 111 111 111 111 11 ,
-23127 X== -[1+(1-2)]×2
(,)最大负数
00 000 000 000 000 000 000 000 000 000 00 ,
-128 X=-1.0×2
三(解:(1)浮点数四则运算基本公式:
Xe-Ye Ye 加法:X，Y= (X 2+ Y)?2(X?Y) mmee
Xe-YeYe 减法:X,Y= (X 2- Y)?2(X?Y) mmee
Xe+ Ye乘法:X?Y= (X?Y) ? 2 mmXe-Ye ) ? 2除法:X?Y=(X?Ymm
(2)浮点运算器的逻辑结构图如图A3.2所示。
图A3.2为浮点运算器的结构图。
输入数据总线
尾数部件
1 M2ME1 2 E
E2
阶 尾数加法器 高速乘除法器阶码加法器
码 M2E2
部 积/商寄存器 M E 件
输出数据总线
图A3.2
该运算器由两个相对独立的定点运算器组成。阶码部件只进行加、减操作，实现对阶(求阶差)和阶码加减法操作(E?E)。尾数部分可进行加、减、乘、除运算，并与阶码部件协12
同完成对阶和规格化等功能。尾数的加、减由加法器完成，尾数乘除由高速乘除部件完成。寄存器M,M,M和积商寄存器本身具有移位功能，以便完成对阶和规格化等操作。 12
四(解:(,)命中率H = Nc / (Nc + Nm) = 1900 / (1900 + 100) = 0.95
主存慢于cache的倍率 r = tm / tc = 250ns / 50ns = 5
访问效率 e = 1 / [r+(1-r)H] = 1 / [5+(1-5)]×0.95 = 83.3%
(,)平均访问时间 ta = tc / e = 50ns / 0.833 = 60 ns
18五(解:(,)因为2=256K，所以地址码域,,,位, 操作码域,,位
指令长度,18 + 3 + 3 + 6 + 2 = 32位
(,)此时指定的通用寄存器用作基值寄存器(,,位)，但,,位长度不足以覆
盖1M字地址空间，为此将通用寄存器左移，,位低位补,形成,,位基地址。然后与指
令字形式地址相加得有效地址，可访问主存1M地址空间中任何单元。 六(解:ADD指令是加法指令，参与运算的二数放在R0和R2中，相加结果放在R0中。指令周期流程图图A3.3包括取指令阶段和执行指令阶段两部分。每一方框表示一个CPU周期。其中框内表示数据传送路径，框外列出微操作控制信号。
PCo,G PC?AR
取
指 R/W=1 M?DR
DRo,G DR?IR
R2o,G R2 ?Y
执 R0o,G R0 ?X
行
+，G R0+ R2?R0
图A3.3
七(解:总线的一次信息传送过程，大致分为如下五个阶段:请求指令，总线仲裁，寻址(目的地址)，信息传送，状态返回(或错误报告)。
在同步定时协议中，事件出现在总线上的时刻由总线时钟信号来确定。如图A3.4所
示，总线周期从t开始到t结束。在t时刻，由CPU产生设备地址放在地址总线上，同030
时经控制线指出操作的性质(如读内存或读I/O设备)。有关设备接到地址码和控制信号
后，在 t时刻，按CPU要求把数据放到数据总线上，然后，CPU在时刻t进行数据选通，12
将数据接收到自己的寄存器。此后，经过一段恢复时间，到t时刻，总线周期结束，可3
以开始另一个新的数据传送。
图A3.4
八(解:(,)因为刷新所需带宽 , 分辨率?每个像素点颜色深度?刷新速率
所以 1024?768?3B?72/S = 165888 KB/S = 162 MB/S
刷新总带宽应为162MB/S × 100/50 = 324MB/S
(,) 为达到这样高的刷存带宽，可采取如下技术措施:
使用高速DRAM芯片组成刷存
刷存采用多体交叉结构
刷存至显示控制器的内部总线宽度由,,位提高到,,位，甚至,,,位
刷存采用双端口存储器，将刷新端口与更新端口分开。
九(解:
比 较 内 容 CISC RISC
?指令系统 复杂、庞大 简单、精简 ?指令数目 一般大于200 一般小于100 ?指令格式 一般大于4 一般小于4 ?寻址方式 一般大于4 一般小于4 ?指令字长 不固定 等长 ?可访存指令 不加限制 只有LOAD/STORE指令 ?各种指令使用频率 相差很大 相差不大 ?各种指令执行时间 相差很大 绝大多数在一个周期内完成 ?优化编译实现 很难 较容易 ?程序源代码长度 较短 较长 ?控制器实现方式 绝大多数为微程序控制 绝大多数为硬布线控制 ?软件系统开发时间 较短 较长
研究生入学试卷四答案 一( 填空题
1(A.补码 B.原码 C.补码
2(A.内容 B.行地址表 C.段表、页表和快表
3(A.指令条数少 B.指令长度 C.指令格式和寻址方式
4(A.MMX技术 B.多媒体 C.通信
5(A.存储容量 B.平均存取时间 C.数据传输速率
6(A.停止CPU B.周期挪用 C.DMA和CPU
n nn 二(解:[x]=2+x 2,x?-2移
n n[x]+[y]=2+x+2+y 移移
nn =2 + (2 +(x+y))
n =2+[x+y]移
n+1又 [y]=2+y 补
nn+1?[x]+[y]=2+x+2+y 移补
n+1n =2+(2+(x+y))
n+1即 [x+y]=[x]+[y](mod 2) 移移补
三(解:[-y]=1.0010 补
被除数 0.10011101
减y 1.0010
-------------------------------------------------------------------
余数为负 1.10111101 < 0 => Q = 0 0
左移 1.0111101
加y 0.1110
---------------------------------------------------------------------
余数为正 0.0101101 >0 => Q = 1 1
左移 0.101101
减y 1.0010
-------------------------------------------------------------------------
余数为负 1.110101 <0 => Q= 0 2
左移 1.10101
加y 0.1110
-------------------------------------------------------------------------
余数为正 0.10001 >0 => Q = 1 3
左移 1.0001
减y 1.0010
-------------------------------------------------------------------------
余数为正 0.0011 >0 => Q = 1 4
故得 商 Q = Q.QQQQ = 0.1011 01234
余数 R = 0.00000011 四(解: ? r = t/t = 4 ? t = t /4 = 50ns mcc m
e = 1/[r+(1-r)h] = 1/[4+(1-4)?0.98]
t = t /e = t ?[4-3?0.98] = 50?1.06 = 53ns ac c
五(解:(1) 该指令格式可定义16种不同的操作，立即寻址操作数的范围是 –128 ~+127
(2) 绝对寻址(直接寻址) E , A
基值寻址 E = (R)+A b
相对寻址 E = (PC)+A
立即寻址 D = A
变址寻址 E = (R)+A X
(3) 由于E = (R)+A，R=14位，故存储器可寻址的地址范围为(16383+127) b b
~(16383-128)。
(4) 间接寻址时，寻址范围为64K，因为此时从主存读出的数作为有效地址(16位)。
(5)间接寻址至少两次访问内存才能取出数据，延缓了指令执行速度。 六(解:(1) 各功能部件联结成如图A4.2所示数据通路:
内总线 系统总线
移位器 MBR
IR R0
ALU PC R1 M
C R2
D R3 MAR
图A4.2
(2)“ADD (R)，(R)+”指令是SS型指令，源操作数的地址在R，操作数在主存，所121以是R间接寻址。目的操作数也在主存，由R间接寻址，但R的内容要加1进行修改。 指122令周期流程图如下:
(PC),MAR 送当前指令地址到MAR(设当前指令地址已在PC中)
M,MBR,IR 取出当前指令,(PC)+1为取下条指令做好准备
(PC)+1
译码
(R),MAR 1
取源操作数
M,MBR,C
(R),MAR 2
取目的操作数
M,MBR,D
(C)+(D),MBR 两操作数相加
MBR,M,R,D 写回主存中原来目的操作数的位置 2
(D)+1,R 修改R内容 22
七(答:分五个阶段:请求总线，总线仲裁，寻址(目的地址)，信息传送，状态返回(或错误报告)
读命令
地址线 地 址
数据线 数 据
主同步(MSYN)
从同步(SSYN)
图A4.3
八(解: (1) 有效存储区域= 16.5 – 11 = 5.5(cm)
因为道密度= 40道/cm，所以40?5.5 = 220道，即220T圆柱面
(2) 内层磁道周长为2πR = 2?3.14?11 = 69.08(cm)
每道信息量 = 400位/cm?69.08cm = 27632位 = 3454 B
每面信息量 = 3454B?220 = 759880 B
磁盘总容量 = 759880B?10 = 7598800 B
(3) 磁盘数据传输率D = rN , N为每条磁道容量，N=3454B r
r为磁盘转速，r=2400转/60秒 = 40转/秒
? D = rN = 40?3454B = 13816 B/S r
(4) 采用定长数据块格式，直接寻址的最小单位是一个记录块(一个扇区)，每个记录块记录固定字节数目的信息，在定长记录的数据块中，活动头磁盘组的编址方式可用如下格式: 16 15 14 8 7 4 3 0
台 号 柱面(磁道)号 盘面(磁头)号 扇区号
此地址格式表示有4台磁盘，每台有16个记录面，每面有256个磁道，每道有16个扇区。
(5)如果某文件长度超过一个磁道的容量，应将它记录在同一个柱面上，因为不需要重新找道，数据读/写速度快。
九(解:求解
表格
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如下所示。FIFO算法只是依序将页面在队列中推进，先进先出，最先进入队列的页面由C页框推出(被替换掉)。从表中看出命中两次，故命中率为18.2%。
当FIFO算法结合LRU算法时，当命中后不再保持队列不变，而是将这个命中的页面移到a页框.从表中看出命中3次，从而使命中率提高到27.3%。
0 1 2 4 2 3 0 2 1 3 2 页面访问序列 命中率
a 0 1 2 4 4 3 0 2 1 3 3
b 0 1 2 2 4 3 0 2 1 1 FIFO算法
2/11=18.2% c 0 1 1 2 4 3 0 2 2
命中 命中
a 0 1 2 4 2 3 0 2 1 3 2 FIFO算法
b 0 1 2 4 2 3 0 2 1 3 +
3/11=27.3% c 0 1 1 4 2 3 0 2 1 LRU算法 命中 命中 命中
研究生入学试卷五答案
一( 填空题
1.A.高速缓冲 B.多级cache C.指令cache和数据cache
2.A.堆栈指示器 B.相对于堆栈上下移动 C.堆栈顶部相对数据进行移动
3.A.存储器 B.不相同的 C.一致
4.A.仲裁 B.中断和同步 C.公用
5.A.设备控制器 B适配器 C.主机
6.A.并行 B.串行 C.标准接口
二(解:移码采用双符号位，尾数补码采用单符号位，则有
[Mx]补=0.0110011,[My]补=1.0001110,[Ey]补=11 011,[Ey]补=00 011,[Ex]补=00 011,
(1) 求阶码和
[Ex+Ey]移=[Ex]移+[Ey]补=00 011 + 00 011 = 00 110, 值为移码形式-2
(2)尾数乘法运算可采用补码阵列乘法器实现，即有
[Mx]补?[My]补= [0.0110011]补?[1.0001110]补
= [1.0011001,10010010]补
(3) 规格化处理
乘积的尾数符号位与最高数值位符号相反，已是规格化的数，不需要左规，阶码仍为00110。
(4) 舍入处理
尾数为负数，且是双倍字长的乘积，按舍入规则，尾数低位部分的前4位为1001，应作“入”，故尾数为1.0011010。
-2 最终相乘结果为 [x?y]浮= 00 110, 1.0011010;其真值为 x?y= 2?(-0.1100110) 三(解:设余三码编码的两个运算数为X和Y第一次用二进制加法求和运算的和数为S'，，iii进位为C';校正后所得的余三码和数为S，进位为C，则有: i+1ii+1
X=XXXX ii3i2i1i0
Y=YYYYii3i2i1i0
S' =S'S'S'S'ii3i2i1i0
当C'=1时，S=S'+0011 i+1ii
并产生C i+1
当C'=0时，S=S'+1101 i+1ii
根据以上分析，可画出余三码编码的十进制加法器单元电路如图A5.3所示。
S S S S i3 i2i1 i0
C十进校正 i+1
FA FA FA FA C n
? S'S'S'+3V?S' i3 i2 i1 i0
FA FA FA FA C' 二进加法 i+1
X YX YX Y XYi3i3 i2i2 i1i1i0 i0
图A5.3
四(存储器的总容量为16K?16位=256K位，所以用RAM芯片为4K位，故芯片总数为 256K位/4K位 = 64片。
(2)由于存储单元数为16K，故地址长度为14位(设A13~A0)。芯片单元数为1K则占用地址长度为10位(A9~A0)。每一组16位(4片)，共16组，组与组间译码采 用 4:16译码。组成框图如图A5.4所示。
A9—A0
CS15 CS1 CS0 CS15 CS2 CS1 CS0
1K?4 1K?4 1K?4
4:16译码器
4 4 4 A13 A12 A11 A10
-D D150 图A5.4
(3) 采用异步刷方式，在2ms时间内分散地把芯片64行刷新一遍，故刷新信号的时间间隔为2ms/64 = 31.25μs，即可取刷新信号周期为30μs
五(解(:1)第一种指令是单字长二地址指令，RR型;第二种指令是双字长二地址指令RS 型，其中S采用基址寻址或变址寻址，R由源寄存器决定;第三种也是双字二地址指令，RS型，其中R由目标寄存器决定，S由20位地址(直接寻址)决定。
(2)处理器完成第一种指令所花的时间最短，因为是RR型指令，不需要访问存储器。第二种指令所花的时间最长，因为是RS型指令，需要访问存储器，同时要进行寻址方式的变换运算(基址或变址)，这也要时间。第二种指令的执行时间不会等于第三种指令，因为第三种指令虽也访问存储器，但节省了求有效地址运算的时间开销。
(3)根据已知条件:MOV(OP) = 0010101 STA(OP) = 011011 LDA(OP) = 111100，将指令的十六进制格式转换成二进制代码且比较后可知:
?(F0F1)(3CD2) 指令代表LDA指令，编码正确，其含义是把主存 HH
(13CD2)地址单元的内容取至15号寄存器。 H
?(2856)代表MOV指令，编码正确，含义是把6号源寄存器的内容传送至5号目标H
寄存器。
? (6FD6)是单字长指令，一定是MOV指令，但编码错误，可改正为(28D6)HH
?(1C2)是编码错误，可改正为(28C2),代表MOV指令。 HH
六(解:(1)PC = 14位 IR = 18位 AC0 = AC1 = 16位 R0~R3 = 16位
LAR = 14位 IDR = 18位 DAR = 16位 DDR = 16位
(2) 加法指令“ADD X(Ri)”是一条隐含指令，其中一个操作数来自AC另一个操作数 0.在DM中，其地址由通用寄存器的内容(Ri)加上指令格式中的X量值决定。其指令周期流程图画 于图A5.5中，相应的微程序控制符号标在框图外面。
PCout ,IARin PC?IAR
取
指 读IM,IDRin IM?IDR
IDRout ,IRin IDR?IR 译码
Rout ,Xout,+ ,AC1in 1 R1+ IR(X) ? AC1
AC1out,DARin
执 AC1?DAR
行 读DM,DDRin
DM?DDR
AC0out(BUS1),+ DDRout (BUS2), AC1in
AC0+DDR?AC1
图A5.5
七。解: 设读写一块信息所需总时间为T，平均找道时间为t，平均等待时间为t，读写一se块信息的传输时间为，则 T = t+ t + t ems
假设磁盘以每秒r转速率旋转，每条磁道容量为N个字，则数据传输率 = rN个字/秒，
又假设每块的字数为n, 因而一旦读写定位在该块始端，就能在t?(n/rN)秒的时间中传输完m
毕。
t是磁盘旋转半周的时间，t = (1/2r)秒。由此可得: ee
T = t + (1/2r) + (n/rN) (秒) s
八(解:?所有参与本次竞争的各主设备将其竞争号CN取反后打到AB线上，以实现“线或”逻辑。AB线上低电平表示至少有一个主设备的CN为1;AB线上高电平表示所有主设备的i
CN为0。 i
?竞争时CN与AB逐位比较，从最高位(b)至最低位(b)以一维菊花链方式进行。只70
有上一位竞争得胜者W位为1，且CN=1，或CN=0并AB为高电平时，才使W位为1。i+1iii i但W=0时，将一直向下传递，使其竞争号后面的低位不能送上AB线。 i
?竞争不过的设备自动撤除其竞争号。在竞争期间，由于W位输入的作用，各设备在其内部的CN线上保留其竞争号并不破坏AB线上的信息。
?由于参加竞争的各设备速度不一致，这个比较过程反复(自动)进行，才有最后稳定的结果。竞争期的时间要足够，保证最慢的设备也能参与竞争。
九(解:(1)图A5.3中的主要电路是一个环形脉冲发生器，它采用循环移位寄存器形式。当清零信号CLR使触发器C置“1”时，门3打开，第一个正脉冲φ通过门3使触发器C,C413清“0”。第一个正脉冲下降沿使C由1变0，第二个正脉冲上升沿使C,C变为100，第三、413第四个正脉冲上升沿使C,C变为110、111，如图A5.6所示。C变1时，其状态反映到C1334的D端，第四个正脉冲后沿时C置1，门3复又打开，第五个正脉冲通过门3又将C,C清0。413于是下一个循环再度开始。T,T是四个等间隔输出节拍脉冲(脉宽100ns)，其译码逻辑表达14
式为:
T= CC ， T= CC， T= C， T= C112223 33 41
(2)如果要产生五个等间隔节拍脉冲T,T，则只需在C触发器后面加一个触发器C，由153nC的Q端输出连至C的D端即可。T,T的译码逻辑表达应作适当变化。 n415
1 2 3 4 5 6 7 8 9 10
φ
C 4
C 1
C 2
CC 33
T 1
T 2
T 3
T 4
CPU周期 CPU周期
图A 5.6
研究生入学试卷六答案
一(填空题
1.A.先行 B.阵列 C.流水
2.A.逻辑 B.物理
3.A.CISC B.简单指令系统 C.通用寄存器 D.指令流水线 4.A.时刻 B.应答式 C.公共时钟 D.可变
5.A.可移动 B.固定 C.不可拆卸 D.硬磁盘
6.A.内存 B.CPU C.I/O 设备
二(解:(1)设S1为x的尾数，S2为y的尾数，则
S1=(-0.875)10=(-0.111)2 [S1]补=1.001
S2=(0.625)10=(+0.101)2 [S2]补=0.101
(2)求z=x-y的二进制浮点规格化结果。
? 对阶:
设x的阶码为jx，y的阶码为jy , jx=(+01) 2, jy=(+10) 2; jx - jy =(01) 2-(10) 2=(-01) 2，小阶的尾数S1右移一位S1=(-0.0111)2，jx阶码加1，则jx=(10)2= jy，S1经舍入后，S1=(-0.100)2，对阶完毕。
j(10)x2 x= 2 ?S1=2?(-0.100) 2 x的补码浮点格式:010, 1100
j(10)y2 y= 2 ?S2=2?(+0.101) 2 y的补码浮点格式:010, 0101
?尾数相减:
[S1]补=11.100，[-S2]补=11.011
[S1]补 =11.100
+ [-S2]补 =11.011
[S1-S2]补 =10.111 尾数求和绝对值大于1
尾数右移一位，最低有效位舍掉，阶码加1(右规)，则[S1-S2]补 =11.011(规格化数)，
jx = jy =11
?规格化结果:011，1011
三(解:主存地址分布及芯片连接图如图A6.3所示:
0 根据给定条件,选用 8K(EPROM)
8191 EPROM: 8K?16位 芯片1片
8192 SRAM: 8K?16位芯片4片 32K(SRAM)
40960 4K?16位芯片1片
3:8译码器1片,与非门和反向器 20K(空)
61429 4K(SRAM)
65535 A12-A0进行片内译码 A15-A13进行片外译码(8组)
CPU
D15
D0
R/W
EPROM SRAM SRAM SRAM SRAM SRAM
8K?16位 8K?16位 8K?16位 8K?16位 8K?16位 4K?16位
? ? ? ? ? ?
A0
CS CS CS CS CS CS
A12
? ? ? ? ? ? ? ? ?
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
MREQ 3:8译码器 。
A13 A B C
A14
A15
图A6.3
四(解:假设:?存储器模块字长等于数据总线宽度;
?模块存取一个字的存储周期等于T;
?总线传送周期为τ;
?交叉存储器的交叉模块数为m.。
(1) 交叉存储器为实现流水线方式存储，即每通过τ时间延迟后启动下一模快，应满足:
T = mτ, (1)
交叉存储器要求其模快数?m,以保证启动某模快后经过mτ时间后再次启动该模快时，它的上次存取操作已经完成。这样连续读取m个字所需要时间为
t = T + (m – 1)τ = mг + mτ –τ = (2m – 1) τ (2) 1
故存储器带宽为
W= 1/t = 1/((2m-1)τ) (3) 11
(2)顺序方式存储器连续读取m个字所需时间为
2t = mT = mτ (4) 22存储器带宽为W = 1/t = 1/(mτ) (5) 22
比较式(3)和式(5)可知，W ,W.。 12
五(解: E = D
E = (PC) + D
E = (Rx) + D
E = ( R )
E = ( D )
E = (Rb) + D
六(解:(1)流水线的操作时钟周期 t按四步操作中最长时间来考虑,所以t=100ns.
(2)两条指令发生数据相关冲突情况:
ADD R1,R2,R3 ; R2+R3?R1
SUB R4,R1,R5 ; R1-R5?R4
两条指令在流水线中执行情况如下表所示:
时钟 1 2 3 4 5 6 7 指令
ADD IF ID EX WB SUB IF ID EX WB
ADD指令在时钟4时将结果写入寄存器堆(R1),但SUB指令在时钟3时读寄存器堆(R1).本来ADD指令应先写入R1,SUB指令后读R1,结果变成SUB指令先读R1,ADD指令后写R1,因而发生两条指令间数据相关.如果硬件上不采取措施,第2条指令SUB至少应推迟2个操作时钟周期(2?100ns).
(3)如果硬件上加以改进(采取旁路技术),可推迟1个操作时钟周期(100ns)。 七(解:?所有参与本次竞争的各主设备将其竞争号CN取反后打到AB线上，以实现“线或”逻辑。AB线上低电平表示至少有一个主设备的CN为1;AB线上高电平表示所有主设备的i
CN为0。 i
?竞争时CN与AB逐位比较，从最高位(b)至最低位(b)以一维菊花链方式进行。只70
有上一位竞争得胜者W位为1，且CN=1，或CN=0并AB为高电平时，才使W为1 i+1ii i。但W=0时，将一直向下传递，使其竞争号后面的低位不能送上AB线。 i
?竞争不过的设备自动撤销其竞争号。在竞争期间，由于W位输入的作用，各设备在其内部的CN线上保留其竞争号并不破坏AB线上的信息。
?由于参加竞争的各设备速度不一致，这个比较过程反复(自动)进行，才有最后稳定的结果。竞争期的时间要足够，保证最慢的设备也能参加竞争。
八(解:(1)采用单级中断结构，分别处理三个设备的时间是:
t = 2T + 3T + Ts + T+ T AMDCA R
t = 2T + 2T + Ts + T + T BMDCBR
t = 2T + T + Ts + T+ T CMDCC R
达到中断饱和的时间为
T = t + t + t ABC
中断极限频率为 f = 1/T
(2)若采用多级中断结构，分别处理三个设备的时间是:
t = 2T + T + Ts + T+ T AMDCA R
t = 2T + T + Ts + T + T BMDCBR
t = 2T + T + Ts + T+ T CMDCC R
达到中断饱和的时间为
T = t + t + t ABC
中断极限频率为 f = 1/T
九(解:(1)每次磁盘读写时间=找道时间+等待时间+数据传输时间，故总的文件更新 时间为:
-3-3-3 [(20?10+7?10+1/2.5)?2+2?10]?500=428(s);
(2)若磁盘机的旋转速度提高1倍，则平均旋转等待时间缩短为3.5ms，若磁盘机的数据传
输率提高1倍，则变为5MB/s，故总的文件更新时间为:
-3-3-3 [(20?10+3.5?10+1/5)?2+2?10]?500=233.5(s)。
研究生入学试卷七答案 一(填空题
1. A.符号位S B.真值e C.偏移值
2. A.逻辑地址 B.物理地址 C.地址映射
3. A.指令寻址 B.顺序 C.跳跃
4. A.指令操作码 B.时序 C.状态条件
5. A.位置 B.集中式 C.分布式
6. A.优先级仲裁 B.向量 C.控制逻辑
jjj jxy(x-y)二(解:浮点除法规则: x?y= (2?S )?(2?S )= 2?(S / S ) xyxy
其中jx为x的阶码，Sx为x的尾数;
jy为y的阶码，Sy为y的尾数。
?检测操作数是否为零，并置结果数符。被除数x与除数y均不为零，可进行除法运
算。置结果符号位，因x,y同号，结果为正。
?尾数调整。被除数x的尾数绝对值小于除数y的尾数绝对值，不用调整。
?被除数阶码jx减除数阶码jy
[jx]补=0011， [jy]补=1111， [-jy]补=0001
[jx]- [jy]补=[jx]补+[-jy]补
[jx]补= 0 0 1 1
+ [-jy]补= 0 0 0 1
[jx-jy]补= 0 1 0 0
便得商的阶码0100。
?被除数除以除数的尾数，用阵列除法器运算。
[Sx]原=0.1001，[Sy]原=0.1011，[-Sy]补=1.0101
被除数x 0. 1 0 0 1
减y 1. 0 1 0 1
余数为负 1. 1 1 1 0 < 0 ? q = 0 0
移位 1. 1 1 0 0
加y 0. 1 0 1 1
余数为正 0. 0 1 1 1 >0 ? q = 1 1
移位 0. 1 1 1 0
减y 1. 0 1 0 1
余数为正 0. 0 0 1 1,0 ? q = 1 2
移位 0. 0 1 1 0
减y 1. 0 1 0 1
余数为负 1. 1 0 1 1,0 ? q = 0 3
移位 1. 0 1 1 0
加y 0. 1 0 1 1
余数为正 0. 0 0 0 1 >0 ? q = 0 4
故商 q = q.qqqq =0.1101 01234
余数 r = 0.000rrrrr = 0.00000001 45678
(+100)2x?y=(+0.1101)?2=(+1101)22
浮点形式:0100，01101
n三(证:当0?x,2时,设
[x]=0x1x2…xn= x 补
-x=-x1x2…xn
[-x]=1x1x2…xn 原
所以 [-x]=1x1x2…xn+1 补
比较[x]补和[-x]补，发现将[x]补连同符号位求反加1即得[-x]补
n当-2?x,0时,设[x]=1x1′x′…x′，则 补2n
[x]=1x1′x′…x′+1 2n原
所以 [-x]=0x1′x′…x′+1 原2n
故 [-x]=0x1′x′…x′+1 补2n
比较[x]补和[-x]补，发现将[x]补各位(包括符号)求反加1即得[-x]补。
连同符号位求反加1的过程叫做求补，所以
[-x]=[[x]] 补 补 求补
四(解:?第一种情况如图A7.2(1)所示，两个端口地址不同，不会发生冲突。
.
LR/W=1 .
LAR=100 100 FFFF
LDR=FFFF
左端口读 101
. 右端口
.
. RR/W=0
RAR=200
200 F0F0 RDR=F0F0
.
.
双口存储器
图A7.2(1)
?从左端口和右端口同时读/写200号单元时，会发生冲突，见图A7.2(2)，此时由芯
片上的判断逻辑决定。对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志
(变低电平)
左端口读 . 右端口写
.
L BUSY 199 . R BUSY
LR/W=1 RR/W=0
201 .
LAR=200 . RAR=200
LDR= . RDR=F0F0
图A7.2(2)
五(解:因为SPARC机约定R的内容恒为0，而且立即数作为一个操作数处理，所以某些0
指令可以替代实现。由此可体会到“精简指令系统”的含义和用意。
指令 功能 替代指令 实现方法
MOV ADD(加法) Rs+R,R 0d
INC ADD(加法) 立即数imm13=1,做为操作数
DEC SUB(减法) 立即数imm13=-1,做为操作数
NEG SUB(减法) R+Rs,R 0d
NOT XOR(异或) 立即数imm13=-1,做为操作数
CLR ADD(加法) R+R,R 00d
六(满足要求的时序逻辑电路如图A7.3所示。它由一个环形脉冲发生器(循环移位寄
存器)和译码逻辑电路T,T组成。时钟源φ频率为10MHz，因此五个等间隔节拍脉冲的宽度15
为200ns.译码逻辑为T= CC ， T= CC， T= CC， T= C，T= C112223 334 4451
Q Q Q Q Q Q Q Q
C1 C2 C3 C4
D D D D
+5V
2 3 φ 10MHz
时钟 Q Q φ 脉冲源 C4
D
T1 T2 T3 T4 T5
C1C2 C2C3 C3C4 C4 C1
图A7.3
七(解:有三种方式: 链式查询方式，计数器定时查询方式，独立请求方式
图A7.4
链式查询方式的工作原理如图A7.4所示:链式方式，除一般数据总线D和地址总线A外，主要有三根控制线:中央仲裁器
BS(忙):该线有效，表示总线正被某外设使用
BR(总线请求):该线有效，表示至少有一个外设要求使用总线
BG(总线同意):该线有效，表示总线控制部件响应总线请求(BR)
链式查询方式的主要特征是总线同意信号BG的传送方式:串行地从一个I/O接口送到下一个接口。假如BG到达的接口无总线请求，则接着往下传;假如BG到达的接口有总线请求，BG信号不再往下传。这意味着I/O接口就获得了总线使用权。
八(解:因为 Ta=Tc/e 所以 Tc=Ta×e =60×0.85=510ns (cache存取周期)
r=4, Tm=Tc×r =510×4 =204ns (主存存取周期)
因为 e =1/[r+(1-r)H] 所以H= 2 .4/2.55 = 0.94 九(解:图A7.1中共有24个控制信号。当24个控制信号全部用微指令产生时，可采用字段译码法进行编码控制，采用的微指令格式如下(其中目的操作数字段与打入信号段可以合并公用，后者加上节拍脉冲控制即可):
3位 3位 5位 4位 3位 2位
??? ??? ???? ???? ???? ? ?
目的操作数 源操作数 运算操作 移位操作 直接控制 判别字段 下地址字段
目的操作数字段 源操作数字段 运算操作字段 移位门字段 直接控制字段
001 a，LDR 001 e MSSSSS L,R,S,N i , j, +1 000123
010 b，LDR 010 f 1
011 c，LDR 001 g 2
100 d，LDR 100 h 3
研究生入学试卷八答案
一. 填空题
1(A.(58) 10
2(A.SRAM B.DRAM C.随机读写 D.集成度 E.不能
3(A.物理 B.RR C.RS
4(A.定时 B.主状态周期—节拍电位—节拍脉冲 C.节拍电位—节拍脉冲
5(A.结构 B.CPU C.技术
6. A.处理器 B.指令和程序 C.数据处理
二(证明:因为x′为符号位，当x?0时，x=0,x为正数，则 00
[x]补 ,0x.xx…x =x0+0. xx…xx 012n12n=
n-i x=xo+0. xx…xx+x2i12n=o,i,1
当x<0时，x0′=1,x为负数，则
[x] = 1x. xx x4+x (模4补码定义) „„补012 n=
n-i x=1 x. xx x-4=-2+ xo+0. xx…x=-2+x+x2„„i012 n12n0,i,1
综合以上两种情况，可知:
n-i x=-2x0′+x0 +x2i,i,1
0， x?0
其中x0′=
1， x,0
三(解:对已设计好的加法器，用原变量运算和反变量运算都能得到正确的结果。换句话说，
用原变量设计好的加法器，如果将所有的输入变量和输出变量均变反，那么该加法
器就能适用于反变量的运算。因为该加法器把逻辑输入信号都反相所产生的功能仍
然在这个集合之中，这可以用真值表8.1来说明:
输 入 输 出
A1 B1 C1 A1 B1 C1 S1 Ci+1 Si Ci+1
0 0 0 1 1 1 0 0 1 1
0 0 1 1 1 0 1 0 0 1
0 1 0 1 0 1 1 0 0 1
0 1 1 1 0 0 0 1 1 0
1 0 0 0 1 1 1 0 0 1
1 0 1 0 1 0 0 1 1 0
1 1 0 0 0 1 0 1 1 0
1 1 1 0 0 0 1 1 0 0
表8.1
Si=Ai?Bi?Ci Ci+1=AiBi+BiCi+CiAi
Si=Ai?Bi?Ci Ci+1= AiBi+BiCi+CiAi
四(解:可采用多体交叉的存取方案，即将主存分成,个相互独立，容量相同的模块
M, M,M,……, M,每个模块,,M×32位。它们各自具备一套地址寄存器， 01 27
数据缓冲器，各自以等同的方式与CPU传递信息，其组成结构如图A8.2,
CPU访问,个存储模块，可采用两种方式:一种是在存取周期内，同时访问
,个存储模块，由存储器控制它们分时使用总线进行信息传递。另一种方式是:
在一个存取周期内分时访问每个体，即每经过,,,存取周期就访问一个模块。
这样，对每个模块而言，从CPU给出访存操作命令直到读出信息仍然是一个存
取周期时间。而对CPU来说，它可以在一个存取周期内连续访问,个存储体,
各体的读写过程将重叠(并行)进行。
CPU
存储器控制器
0 1 7
8 9 15
??????
32M 32M 32M
M MM 0 1 7
图A8.2
五(解:
序 号 有效地址E算法 说 明
(1) 操作数在指令中
(2) 操作数在某寄存器内，指令给出寄存器号
(3) E=Disp Disp为偏移量
(4) E=(B) B为基址寄存器
(5) E=(B)+Disp
(6) E=(I)?S+Disp I为变址寄存器，S为比例因子(1，2，4)
(7) E=(B)+(I)+Disp
(8) E=(B)+(I)?S+Disp
(9) 指令地址=(PC)+Disp PC为程序计数器 六((,)已知微地址寄存器长度为,位。故推知控存容量为256单元。所给条件
中微程序有两处分支转移。如下不考虑其他分支转移，则需要,位判别测试位PP 12
(直接控制)，故顺序控制字段共,,位，其格式如下，μA表示微地址寄存器的某 i
一位。
P P μA …. μA 1812
判别字段 下址字段
(2)微程序在a处有4路转移,用P测试.在b处有2路转移,用P测试故转移逻辑 12
表达式如下:
μA = P×IR×T4 μA = P×IR×T4 μA = P×C×T4 816715620
其中T4为节拍脉冲信号。在P条件下，当IR = 1时，T4脉冲到来时微 16
地址寄存器的第,位μA将置“,”，从而将该位“,”修改为“,”。 8
如果IR = 0 ,则μA的“,”状态保持不变。μA,μA的修改也类似。 6878
微地址转移逻辑图如图A8.3
Q Q Q Q Q Q
SD ? μA8 SD ? μA7 SD ? μA6
D D D
T2
ROM ROM ROM
T4
P1 IR6 P1 IR5 P2 C0
图A8.3
七(解: RD=M1+M3?ADD (电位信号)
WE=M3?STA (电位信号)
LDAR=M1?T2+M2?ADD?T2+M2?STA?T2+M2?JMP?T2 (脉冲信号)
LDIR=M1?T4 (脉冲信号)
LDDR=M1?T3+M3?ADD?T3+M3?STA?T3 (脉冲信号)
LDAC=M2?T4+M3?ADD?T4 (脉冲信号)
八(解:分布式仲裁以优先级仲裁策略为基础。每个潜在的主方功能模块都有自己的
仲裁号和仲裁器。当它们有总线请求时，把它们唯一的仲裁号发送到共享的
仲裁。总线上，每个仲裁器将仲裁总线上得到的号与自己的号进行比较。如果
仲裁总线上的号大，则它的请求不予响应，并撤消它的仲裁号。最后获胜者的
仲裁号保留在仲裁总线上。 总线仲裁如图A8.4:
图A8.4
九(解:设读写一块信息所需总时间为T，平均找道时间为t，平均等待为t，读写一块 s1
信息的传输时间为t，则 m
T= t+ t+ t s1m
假设磁盘以每秒r转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/
秒。
又假设每块的字数为n，因而一旦读写头定位在该块始端，就能在t=(n/rN)秒的m
时间中传输完毕。
t是磁盘旋转半周的时间，t=(1/2r)秒。由此可得: 11
T=ts+1/2r+n/(rN) (秒)
研究生入学试卷九答案 一(填空题
1.A.运算结果 B.判断条件 C.控制转移
2.A.扩大主存容量和地址分配 B.软件 C.不能直接
3.A.操作特性和功能 B.操作数的地址 C.二地址，单地址和零地址
4.A.指令周期 B.布尔代数 C.门电路和触发器
5.A.中央仲裁器 B.总线请求 C.优先原则或公平原则
6.A.存储 B.记录 C.结构
-n二(证:?[x]反=2-2+x -1,x?0
[x]补=2+x -1,x?0
-n 移项得 x=[x]反-2+2
x=[x]补-2
-n ?[x]补-2=[x]反-2+2
-n 故 [x]补=[x]反+2
三(解: 移位器电路可通过四选一多路开关来实现;加法器左输入和右输入也可分别通过四
选一多路开关再加上异或门来实现，其具体电路如图A9.3所示
Qi+1 左移
S1 Qi-1 右移
S2 Qi+8 半字交换
Qi+1 Qi Qi-1 Qi+8
Ai Bi
LC LR
L1 R1
L2 R2
R0i R1i R2i R3i R4i R5i R6i R7i
LC=0,送原码 LR=0,送原码
LC=1,送反码 LR=1,送反码
图A9.3
移位器:SS作为控制信号，其不同组合可选择加法器输出的不同数据源:Qi为加法器12
输出直送数据, Q为加法器输出左移数据，Q为加法器输出右移数据，Q为加法器输出半i+1i-1i+8字交换数据
加法器左输入电路:L，L为控制信号，其不同组合可通过四选一多路开关选择四12
个不同来源的寄存器数据。多路开关输出送到异或门上，当控制信号Lc=0时，送多路开关输出的原变量;当Lc=1时，送多路开关输出的反变量
加法器右输入电路与左输入电路完全类似。
四(解:顺序存储器和交叉存储器连续读出m=8个字的信息总量都是:
q=64位?8=512位
顺序存储器和交叉存储器连续读出8个字所需的时间分别是:
-7 t=mT=8×200ns=1600ns=1.6×10(s) 2-7 t=T+(m-1) =200+7×50ns=550ns=5.5×10(s) 1
顺序存储器和交叉存储器的带宽分别是:
-77 W2=q/t=512?(1.6×10)=32×10(位/s) 2-77W1=q/t=512?(5.5×10)=93.1×10(位/s) 1
五(解:键保护方式的基本思想是为主存的每一页配一个键，称为“存储键”，它相当于一把“锁”。为了打开这锁，必须有“访问键”。如图A9.4所示，设主存按2KB分块，每块有一个4位的存储键寄存器，能表示16个已调入主存的页面。图中主存内共有5个页面A,B,C,D,E,存储键分别为5，0，7，5，7。操作系统的访问键为0，允许它访问这5个页面中的任何一页。如果用户程序的访问键为7，则允许它将数据写入C,E页中，任何写入其他页的企图因访问键与存储键不符而引起中断。这种保护方式提供了存数保护。取数保护方法是为每个页面设置一个1位的取数键寄存器。如果取数键寄存器为1，指出该页同样受取数保护，为0该页只受存数保护。例如图中5个页面取数键分别为1，1，0，1，0，其中A,B,D 三页不仅受存数保护也受取数保护，只有访问键和取数键相符的用户才能存取这些页。
A 页 1 5 1 B 页 0
0 7 C 页 1 5 D 页 0 7 E 页
主存 存储键寄存器 取数键寄存器
图A9.4
六(解 :(1)第一种指令是单字长二地址指令，RR型;第二种指令是双字长二地址指
令RS型，其中S采用基址寻址或变址寻址，R由源寄存器决定;第三种
也是双字二地址指令，RS型，其中R由目标寄存器决定，S由20位地址
(直接寻址)决定。
(2)处理器完成第一种指令所花的时间最短，因为是RR型指令，不需要访问存储
器。第二种指令所花的时间最长，因为是RS型指令，需要访问存储器，同时要进行
寻址方式的变换运算(基址或变址)，这也要时间。第二种指令的执行时间不会等于
第三种指令，因为第三种指令虽也访问存储器，但节省了求有效地址运算的时间开销。
(3)根据已知条件:MOV(OP) = 0010101 STA(OP) = 011011 LDA(OP) = 111100，
将指令的十六进制格式转换成二进制代码且比较后可知:
?(F0F1)(3CD2) 指令代表LDA指令，编码正确，其含义是把主存 HH
(13CD2)地址单元的内容取至15号寄存器。 H
?(2856)代表MOV指令，编码正确，含义是把6号源寄存器的内容传送至5号H
目标寄存器。
? (6FD6)是单字长指令，一定是MOV指令，但编码错误，可改正为(28D6)HH
?(1C2)是编码错误，可改正为(28C2),代表MOV指令。 HH
七(解:(1)因EPROM容量为16单元，微地址寄存器4位即可，设为μA~μA 30
七条微指令地址分配如下表所示，一条微指令只占一个微地址，(可直接填写在
流程图右上角和右下角)
微指令序号 当前微地址 下一微地址
1 0000 1000
2 1000 0000
3 1001 0000
4 1010 0000
5 1011 1111
6 1111 0000
7 0100 0000
(2)从流程图看出，P1处微程序出现四个分支，对应4个微地址，用OP码作为测试条
件。P2处微程序出现2个分支，对应2个微地址
微地址转移逻辑表达式如下:
μA=P2×C×T4 2j
μA=P1×IR1×T4 1
μA=P1×IR0×T4 0
其中IR1，IR0是指令类寄存器中存放操作码的触发器，T4表示某个节拍脉冲时修改
微地址寄存器。
(3)画出逻辑图如图A9.5
Q Q Q Q Q Q Q Q
uA3 uA2 uA1 uA0
D ?D ?D ?D
T1
CM3 CM2 CM1 CM0
? ? ?
T4
P2 P1 P1
Cj IR1 IR0
图A9.5
CM为EPROM读出信号，T1时打入微地址寄存器，而T4时进行修改。 八(解:(1)刷新所需带宽=分辨率?每个像素点颜色深度?刷新速率
所以1024?1024?3B?72/S =216MB/S
刷存总带宽应为216MB/S?100/50=512MB/S
(2)为达到这样高的刷存带宽，可采用如下技术措施:
?使用高速的DRAM芯片组成刷存
?刷存采用多体交错结构
?刷存至显示控制器的内部总线宽度由32位提高到64位，甚至128位
?刷存采用双端口存储器结构，将刷新端口与更新端口分开 九(解:输入接口电路如图A9.6所示。
8位 数据
DB 三态 数据
缓冲器 锁存器
?
IOR
CPU ? 。 输入
AB 地址 设备
译码 CP
INT 中断请求触发器 状态信号
Q D ? +5V
图A9.6
(1) 8位数据锁存器和8位三态缓冲器用作数据缓冲寄存器暂存输入数据，这二者也
可使用一片三态缓冲锁存器实现。
(2) 使用一个D触发器作为中断请求触发器。
(3) 地址译码逻辑用于产生读数据和清除中断请求触发器的端口地址选择信号。
数据输入的工作过程如下:
当输入设备准备就绪时，它发出就绪状态信号，一方面使数据被打入数据锁存器暂存，另一方面使中断请求触发器置位，向CPU发出中断请求信号。如果CPU响应中断， 则执行中断服务程序，并且通过输入指令访问数据端口打开三态门读入数据，同时将中断请求允许触发器复位，以撤销中断请求。CPU在中断服务程序执行完毕后返回被中断的程序继续执行。
研究生入学试卷十答案 二(填空题
1.A.主存— 外存 B. 主存 C.虚拟地址
2.A.数据传送 B.算术运算 C.逻辑运算
3.A.cache B.浮点 C.存储
4.A.带宽 B.处理器 C.标准 D.层次
5.A.图形 B.图象 C.语音
6.A.主适配器 B.智能设备控制器 C.7 – 15 二(解:(,)设S为x的尾数，S为y的尾数，则 12
S = (-0.875) = (-0.111) 1102
[S] = 1.001 1补
S= (0.625) = (+0.101) 2102
[S] = 0.101 2补
(,)求z = x – y的二进制浮点规格化结果。
1. 对阶:
设x的阶码为jx,y的阶码为jy,
jx = (+01),jy = (+10), 22
jx – jy = (01) – (10) = (-01), 222
小阶的尾数S1右移一位:
S1 = (-0.0111),jx阶码加,，则jx = (10) =jy,对阶完毕。 22
经舍入后: S1 = (-0,100), 2jx(10)2 x = 2×S1 = 2×(-0.100) 2jy(10)2 y = 2×S2 = 2×(+0.101) 2
2. 尾数相减
[S1] = 11.100 补
+ [-S2] = 11.011 补
________________________
[S1-S2] = 10.111尾数求和绝对值大于1 补
尾数右移一位，最低有效位舍掉，阶码加,(右规)，则[S1-S2] = 11.011 补
(规格化数)，jx = jy = 11
3. 规格化结果 011.1011
三(解:顺序存储器和交叉存储器连续读出m=4个字的信息总量都是
q = 32位 ? 4 =128位
顺序存储器和交叉存储器连续读出4个字所需的时间分别是
-7 t2 = mT = 4 × 200ns =800ns = 8 × 10 (S)
-7 t1 = T + (m–1)t =200ns + 3×50ns = 350ns = 3.5 × 10 (S)
-77 顺序存储器带宽 W2 = q/t2 = 128 / (8×10) = 16 × 10(位/S)
-77 交叉存储器带宽 W1 = q/t1 = 128 / (3.5×10) = 36.5 × 10(位/S)
6四(解:(1)操作码字段OP为16位，可指定2 = 64
(2)双字长(32位)二地址指令，用于访问存储器。
(3)一个操作数在源寄存器(共32个)，另一个操作数在存储器中(由基值寄存器
和偏移量决定)。所以是RS型指令。
五(解:(1)假设控存容量为16单元.从总框图看到:控制信号共有12个,CM容量为16单元, 需
占用4位下地址字段,判别测试字段需2位.
分析机器指令级的指令格式与A,B两个多路开关的控制方式后发现, AS, AS和 BS,BS0101
四个控制信号可以直接由机器指令级上的源字段和目标字段控制,但ADT指令例外. 为此微指
令中设A,B二个微命令,用以产生AS, AS,BS,BS信号.另外,LDR—LDR三个控制信号可以由01 0113
微指令级提供一个控制信号LDR,然后与机器指令级上的目标字段进行组合译码后产生 i
微指令格式如下:
A B S1 S2 +1 ALU-BUS LDRi LDIR P1 P2 μA-μA 30
1 1 2 1 1 1 1 2位 4位
(2)微指令流程如图A10.4所示:
0000
1000
P(1)
MOV ADD COM ADT
1000 1001 1010 1011
r s?rd rs+rd?rd rs?rd R2+R1?R1 r
0000 0000 0000
1111
R2+R3?R2
0000
Cj=1
P(2)
Cj=0
0100
R2-R3?R2
图A10.4 0000 六(解:该总线系统采用同步定时协议。总线周期是在时钟信号CLK和CLK2定时下完成的并
与所有的机器周期保持时间上的同步。一个机器周期由2个CLK时钟周期组成(T1，T2节拍)。机器周期1为读指令周期(W/R=0，D/C=0，M/IO=1)。在T1时间主方CPU送出ADS=0信号，表式总线上的地址及控制信号有效，在T2时间末尾，从方存储器读出指令并送到数据线D0—D31上，同时产生READY=0信号，通知CPU本次“读出”操作已完成。机器周期2为读数据周期，除了D/C=1外，其余与机器周期1相同。
机器周期3为写数据周期，W/R=1，写入的数据由CPU输出到数据线D0—D31上。假如在一个机器周期内能完成写入操作，则在T2末尾由存储器产生READY=0信号，。假如T2末尾尚未完成写入操作(图A10.2中所示)，则READY=1，并将T2延长一个时钟周期。CPU在后一个T2末尾检测READY=0，于是结束写入周期。T2可以多次延长，直到READY=0为止。读出周期也可按此方法处理。
图A10.2中还所示总线的空闲状态，空闲状态仅有一个Ti节拍，只要总线空闲，可以连续出现多个Ti节拍。
七(解:该中断系统可以实行5重中断。中断优先级的顺序是，优先权1最高，主程序运行于最低优先权(优先权为6)。图A10.3中出现了4重中断。中断过程如下:
主程序运行到T1时刻，响应优先权4的中断源的中断请求并进行中断服务;到T3
时刻，优先权4的中断服务还未结束，但又出现了优先权3的中断源的中断请求;暂停
优先权4的中断服务，而响应优先权3的中断。到T4时刻，又被优先权2的中断源所中
断，直到T6时刻，返回优先权3的中断服务程序，到T7时刻，又被优先权1的中断源
所中断，到T8时刻优先权1中断服务完毕，返回优先权3的服务程序，直到T10时刻优
先权3中断服务结束，返回优先权4的服务程序，优先权4的服务程序运行到T11时刻
结束，最后返回主程序。图A10.3中，优先权3的服务程序被中断2次，而优先权5的中
断不产生。
八(解:(1)SCSI接口总线由8条数据线、一条奇偶校验线、9条控制线组成，使用50芯电
缆，规定了两种电器条件:单端驱动和差分驱动。
总线时钟频率高。
SCSI接口总线以菊花链形式最多可接8台设备。
每个SCSI设备有自己唯一的设备号ID=0~7。ID=7的设备有最高优先权，ID=0
的设备优先权最低。采用分布式总线仲裁策略。
SCSI设备是指连接在SCSI总线上的智能设备，即主适配器HBA外,其他SCSI
设备实际上是外设的适配器或控制器。
SCSI设备是智能设备，对SCSI总线以至主机屏蔽了实际外设的固有物理属性，
设备间可用一套标准命令进行数据传送。
SCSI设备间是一种对等关系，而不是主从关系。
(2)SCSI接口以菊花链形式最多连接8台设备，ID=7的设备具有最高优先权，ID=2
(扫描仪)优先权最低。配置图如图A10.5所示。
PCI 主适配器
(HBA) CD-ROM 扫描仪 硬盘
ID=7 ID=3 ID=2 ID=6
终端器
图A10.5
九(解:(1)是调频制(FM)。
(2)是改进调频制(MFM)。
(3)是调相制(PE)。
(4)是调频制(FM)。
(5)是不归零制(NRZ)。
(6)是“见1就翻制”(NRZ1)。
研究生入学试卷十一答案 三(填空题
1.A.字符串 B.压缩的十进制数 C.非数值
2(A.全相联 B.直接 C.组相联
3(A.堆栈指示器 B.主存单元 C.栈顶
4(A.软件 B.规整性 C.灵活性
5(A.并行 B.串行 C.复用
6(A.串行 B.数据传输速率 C.数据传送
二(证:[x]补+[y]补=[x+y]补 (mod2)
现分四种情况来证明。假设采用定点小数表示，因此证明的先决条件 是|x|<1，|y|<1,|x+y|<1。
(1)x>0,y>0,则x+y>0
相加两数都是正数，故其和也一定是正数。正数的补码和原码是一样的，根据数据补码定义可得:
[x]补+[y]补=x+y=[x+y]补 (mod2)
(2) x>0,y<0,则x+y>0或x+y<0
相加的两数一个为正，一个为负，一次相加结果有正、负两种可能。根据补码定义，因为
[x]补=x, [y]补=2+y
所以[x]补+[y]补=x+2+y=2+(x+y)
当x+y>0时，2+(x+y)>2,进位2必丢失，又因(x+y)>0,所以 [x]补+[y]补=x+y=[x+y]补 (mod2)
当x+y<0时，2+(x+y)<2,又因(x+y)<0,所以
[x]补+[y]补=2+(x+y)=[x+y]补 (mod2)
(3)x<0,y>0,则x+y>0或x+y<0
这种情况和第二种情况一样，把x和y的位置对调即得证。 (4)x<0,y<0,则x+y<0
相加两数都是负数，则其和也一定是负数，因为
[x]补=2+x, [y]补=2+y
所以
[x]补+[y]补=2+x+2+y=2+(2+x+y)
上式右边分为“2”和(2+x+y)两部分。既然(x+y)是负数，而其绝对值又小于1，那么(2+x+y)
就一定是小于2而又大于1的数，进位“2”必丢失。又因(x+y)<0,所以 [x]补+[y]补=2+(x+y)=[x+y]补 (mod2)
三(解:[x]=11111, [x]=10001, [y]=11101, [y]=10011 原补原补
算前求补器输出后, |x|=1111, |y|=1101
1 1 1 1
× 1 1 0 1
_____________________
1 1 1 1 乘积符号位单独运算:
0 0 0 0 x?y=1?1=0 00
1 1 1 1
+ 1 1 1 1
_____________________
1 1 0 0 0 0 1 1
算后求补器输出为1 1 0 0 0 0 1 1,加上乘积符号位0,得最后补码乘积值为 011000011
87610补码二进制数真值是 :x×y=0×2+1×2+1×2+1×2+1×2=(+195) 10
十进制数乘法验证:x×y=(-15)×(-13)=+195.
四(解:顺序存储器和交叉存储器连续读出m=8个字的信息总量都是
q = 64位 ? 8 =512位
顺序存储器和交叉存储器连续读出8个字所需的时间分别是
-7 t2 = mT = 8 × 200ns =1600ns =16 × 10 (S)
-7 t1 = T + (m–1)t =200ns + 7×50ns = 550ns = 5.5 × 10 (S)
-77 顺序存储器带宽 W2 = q/t2 = 512 / (16×10) = 32 × 10(位/S)
-77交叉存储器带宽 W1 = q/t1 = 512/ (5.5×10) = 73 × 10(位/S)
五(解:
比 较 内 容 CISC RISC
?指令系统 复杂、庞大 简单、精简 ?指令数目 一般大于200 一般小于100 ?指令格式 一般大于4 一般小于4 ?寻址方式 一般大于4 一般小于4 ?指令字长 不固定 等长 ?可访存指令 不加限制 只有LOAD/STORE指令 ?各种指令使用频率 相差很大 相差不大 ?各种指令执行时间 相差很大 绝大多数在一个周期内完成 ?优化编译实现 很难 较容易 ?程序源代码长度 较短 较长 ?控制器实现方式 绝大多数为微程序控制 绝大多数为硬布线控制 ?软件系统开发时间 较短 较长
六(证明:设P是有总延迟时间t的非流水线处理器。故其最大吞吐量(数据带宽) 11
为1/t。 1
又设Pm是m字段流水线处理器 。并假设组成Pm的流水段具有如下相同
的结构:其中每一个处理线路C具有同样的延迟时间t，每段中缓冲器寄存RiC
及其有关控制逻辑的延迟时间为t,这样Pm的每段总延迟时间为t + t,故Pm的 RCR
-1 最大吞吐能力为(t + t) CR
如果Pm是将P划分成延迟近似相同的若干段而形成的，那么t=m?t,因此 11C-1 P 的最大吞吐能力接近于(m?t).由此可得出结论:如果mt>t+t满足，则Pm 1CCCR
比P有更强的最大吞吐能力。 i
七(解:(,)因为刷新所需带宽 , 分辨率?每个像素点颜色深度?刷新速率
所以 1024?768?3B?72/S = 165888 KB/S = 162 MB/S
刷新总带宽应为162MB/S × 100/50 = 324MB/S
(,) 为达到这样高的刷存带宽，可采取如下技术措施:
使用高速DRAM芯片组成刷存
刷存采用多体交叉结构
刷存至显示控制器的内部总线宽度由,,位提高到,,位，甚至,,,位
刷存采用双端口存储器，将刷新端口与更新端口分开。
八(解:程序中断方式基本接口示意图如图A11.1所示。
中断屏蔽触发器(IM):CPU是否受理中断或批准中断的标志。IM标志为“0”时，
CPU 可受理外界中断请求。
中断请求触发器(IR):暂存中断请求线上由设备发出的中断请求信号，IR标志为
“1”时表示设备发出了中断请求。
允许中断触发器(EI):用程序指令来置位，控制是否允许某设备发出中断请求。
IE为“1” 时某设备可以向CPU发出请求。
准备就绪的标志(RD):一旦设备做好一次数据的接收或发送，便发出一个设备动
作完毕信号，使RD标志为“1”。
工作触发器(BS):完成触发。
CPU S ? 接口 设备
控制 动作开始
? 中断 C ? 0 1 ?
BS
0 1 0 1
EI RD 动作结束
0 1 0 1 ?
IM IR
?
? IR请求
? ?
公用寄存器 数据缓冲寄存器 传送数据
数据
总线 中断向量逻辑 设备选择
PC IR ? INTA ?
图A11.1
九(解:RD=W2+W5?LDA+W5?ADD (电位信号)
WE=W6?STA?T3 (脉冲信号)
LDAR=W1?T3+W4(LDA+STA+ADD)T3 (脉冲信号)
LDDR=W2?T3+W5(LDA+STA+ADD)T3
LDIR=W3?T3
―+‖=W6?ADD
LDPC=W3?T3+W4?JMP?T3
LDAC=W6(LDA+ADD)T3+W4?COM?T3
浙公网安备 33021202002483