数字电路实验指导

数字电路实验指导 通过《脉冲与数字电路》的实验能验证和巩固所学的数字电路理论知识，使学生初步具 备基本电路的 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 和设计能力，自行拟定实验步骤、检查和排除故障、分析实验结果的能力。 掌握常用仪器的使用方法并进行基本实验操作技能的训练，为进行后续课程的实验打下基 础。学生在实验技能方面达到如下要求： 1、熟练掌握万用电表、函数信号发生器、数字电路实验箱、示波器的正确使用方法。 2、能识别和正确使用各种所需的集成块、电阻、电位器等，熟悉集成块的管脚功能结构。 3、自行设计实验图、检查和排除故障。 4、能简明扼要地用实验测试所得的结果说明实验所证明和解决的问 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 。 5、对以下的实验要求熟练掌握，并对实验结果进行合理的分析和总结。 集成门电路的逻辑变换及应用；MSI组合功能件的应用；集成触发器及应用；MSI计数 器及应用 实验操作的注意事项： 一. 数字逻辑实验箱 每种集成块的内部结构、功能、管脚不同，使用集成块前要查好管脚图，地和电源的接 线一定不能搞错，一般地线用黑线，电源用红线。每一条线使用之前请务必检查，看看是否 是好的。 2. 数字电路测试及故障查找、排除 设计好一个数字电路后，要对其进行测试，以验证设计是否正确。测试过程中，发现问题要 分析原因，找出故障所在，并解决它。 （1）数字电路测试 数字电路测试大体上分为静态测试和动态测试两部分。静态测试指的是．给定数字电路若干 组静态输入值，测试数字电路的输出值是否正确。数字电路设计好后，在实验台上连接成一 个整的线路。把线路的输入接电平开关，输出线路的输出接电平指示灯，按功能表或状态表 要求，改变输入状态，观察输入和输出之间的关系是否符合设计要求。 在静态测试基础上，按设计要求在输入端加动态脉冲信号，观察输出端波形是否符合设计 要求，这是动态测试。 （2）数字电路的故障查找和排除 在数字电路实验中，出现问题是难免的。重要的是分析问题，找出出现问题的原因。 当实验中发现结果与预期不一致时，应仔细观测现象；首先检查仪器、仪表的使用是否上确。 在正确使用仪器、仪表的前提下，按逻辑图和接线图逐级查找向题出现所在。从问题所在一 级一级向前测试。在故障处首先检查连线是否正确，确认接线无误后，检查器件引脚是否全 部正确插进 插座中，有无引脚折段、弯曲、错插。如无上述问题检查器件的好坏，如果一 切正常需考虑设计问题。 一般地说，有四个方面的原因产生问题(故障)：器件故障、接线错误，设计错误和测试方法不正确． 1 器件故障是器件失效或器件接插问题引起的故障，表现为器件工作不正常。器件失效肯 定会引起工作不正常，这需要更换一个好器件．器件接插问题，如管脚折断或者器件的某个 引脚没插到插座中等，也会使器件工作不正常；对于器件接插错误有时不易发现，需仔细检 查。判断器件失效的方法是用集成电路测试仪测试器件。 2 接线错误是最常见的错误。常见的接线错误包括忘记接器件的电源和地；连线与插孔接 7 触不良；连线经多次使用后，有可能外面塑料包皮完好；但内部线断；连线多接；漏接、错 接；连线过长，过乱造成干扰。接线错误造成的现象多种多样，例如器件的某个功能块不工 作或工作不正常，器件不工作或发热，电路中一部分工作状态不稳定等．解决方法大致包括： 熟悉所用器件的功能及其引脚号，知道器件每个引脚的功能；器件的电源和地一定要接对、 接好：检查连线和插孔接触是否良好；检查连线有无错接、多接、漏接；检查连线中有无断 线。最重要的是接线前要画出接线图，按图接线，不要凭记忆随想随接；接线要规范、整齐， 尽量走直线、短线，以免引起干扰。 3 设计错误自然会造成与预想的结果不一致。原因是对实验要求没有吃透，或者是对所用 器件的原理没有掌握。，因此实验前一定要理解实验要求，掌握实验线路原理，初始设计完 成后，戍雇一锻匿好设计进行优化。最后画好逻辑图及接线图。 4 如果不发生前面所述三种错误，实验一般会成功。但有时测试方法不正确也会引起观测 错误。例如，一个稳定的波形，如果用示波器观测，而示波器没有同步，则造成波形不稳的 假象。因此要学会正确使用所用仪器；仪表。在数字电路实验中，尤其要学会正确使用示波 器。 . 在进行测量时，量程转换开关应旋至相应的位置。当被测电流或电压数值无法估计时， 应先将量程转换开关应旋至该量程最高的一挡进行测量，根据表针偏转情况逐渐旋至合适的 量程进行读数。测电流和电压时表针在接近满度值一段范围内误差最小，测电阻时表针在中 央位置时误差最小。 电压表使用时应并联在待测电路的两端，而电流表使用时必须串联在待测支路中。电 表的正表棒应始终接高电位一端，负表棒应接低电位一端，不能反接，以免损坏表头。 测电阻时应将被测电路的电源关断，测电阻应先将正、负表棒短接，校正零点。 . 示波器的辉度不要过亮。 调节示波器时，触发方式选择自动，要注意扫描时间选择开关，电压选择开关开关，和触发 电平控制端三个旋钮的配合使用，以使显示的波形稳定。 作定量测定时，“t/div”和“v/div”的微调旋钮应旋至“校准”位置。 . 1、函数信号发生器显示的是具体的频率，注意调节的挡位。 2、信号的输出用TTL OUT挡。 一、实验目的 1．熟练掌握 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 与非门实现逻辑电路变换的技巧； 2．掌握门电路逻辑功能测试方法； 3．了解逻辑门对数字信号的控制作用。 二、实验原理 ： 1．用以实现基本逻辑运算和复合逻辑运算的单元电路统称为门电路。常用的基本门电 8 路在逻辑功能上有与门、非门、与非门、或非门、与或非门和异或门等几种。它们的逻辑表 达式及逻辑符号如表3.1所示。 表3.1逻辑门表达式及逻辑符号 逻辑门命名及逻辑表达式 逻辑符号 与非门F＝ AB & 与 门F=AB & 或 门F=A+B ?1 或非门F= A，B ?1 异或门F=A ,B =1 非门F=1 A 摩根定理为： （A，B，C，A,B,C…… ）=…… （A,B,CA,B,C „„ ）= „„ 摩根定理在简化逻辑函数或进行逻辑变换时，是一个十分有用的定理。应用摩根定理可以实 现只用与非门或只用或非门就能完成与、或、非、异或等逻辑运算。由于在实际工作中大量 使用与非门，因此对于一个表达式，应用摩根定理，用两次求反的方法，就能较方便地实现 两级与非门网络。例如：用与非门去实现F=AB+CD的逻辑图，F=AB，CDAB,CD=， 可根据此表达式就很容易画出用与非门表示的逻辑图。如图3.2所示。 9 A & B & F & C D 图3.2 2．逻辑门对数字信号有控制作用。控制的原理很简单，就是利用逻辑门的逻辑功能在 门的一端加上控制信号(“1”电平或“0”电子)，由控制信号决定门电路的打开或关闭。当 门电路处于打开状态时，数字信号被传输，门电路处于关闭状态时，则数字信号无法通过。 至于控制信号是1还是0则由门电路的逻辑功能所决定。表3.3列出各种门电路控制数字信号的方法和功能。 表3.3 门电路逻辑功能及对数字信号控制 单个逻辑门对数字信号只能作简单的控制，如果功能较为复杂，则往往要组合逻辑电路来完 成。 门控概念虽然简单，但却是分析组合逻辑电路的一个很有用的方法。 三、实验设备及器件 数字逻辑实验箱 万用表 元器件 74LS00 74LS02 74LS20 74LS10等 四、实验内容： 10 用TTL与非门和或非门分别组成下列门电路，并测试它们的逻辑功能。 与非门 F= AB 或非门 F= A，B 用TTL与非门实现 ? 异或门 F=A B , F=AC+BC+AB 用与非门设计一个四人无弃权表决器，需要有三分之二以上赞成才获通过。检测所设计 电路的逻辑功能。 以上实验要求记录实际检测结果并进行分析，设计性任务应有设计过程和设计逻辑图。 一、实验目的： 1．掌握译码器的工作原理及使用方法。 2．掌握数据选择器的工作原理及使用方法。 3．掌握全加器的工作原理及使用方法。 二、实验原理 1、译码器是数字电路中用得很多的一种多输入多输出的组合逻辑电路。它的作用是把 规定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。完成一 种译码功能的电路称为译码器。它不仅用于代码转换、中断的数字显示，还用于数据分配、 存储器寻址、组合逻辑信号等场合。 当前厂家生产的二进制译码器大多数具有多路分配的功能：如2－4线译码器、74LSl39， 3—8线译码器74LSl38，4—10线译码器74LS42等。由于译码器种类很多，所以在设计的 逻辑电路里，应选用适当器件去实现，这才是最佳的选辑。下面以：74LSl38译码器为例加以说明。 图5.1是74LSl38译码器的逻辑电路图和管脚图，其功能表见表5.2所列。 11 图5.1 表5.2 输入 输出 SAAA1 2 1 0 SS+ YYYYYYYY23 0 1 2 3 45 6 7 0 X X X X 1 1 1 1 1 1 1 1 X 1 X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 由逻辑电路图及功能表可知，其中A～A是译码器的输入端，S~S为译码器数据选择0213端。 当S=1，S+S=0时，则根据译码器选择输入条件在相应的输出端有信号输出“0”，即123 低电平有效。例如：当A、A、A为000时，则Y=0，其它输出端均为“1”(无信号输出)。2100 作为分配器工作时，数据输入可由S端输入，也可以由S+S端输入。 123 当数据由S输入时，S+S3=0，则S输入的数据由译码器输入选择条件在相应的输出121 端传送出去。例如：当A、A、A为101时，则传送出去的是反码。同样，数据信号由S+S21023输入时，S=1，则传送出去的是原码。 1 由此可见，具有分配功能的译码器作分配工作时，当输入数据信号确定后，所有的输出 端中只有一个由译码选择所确定的输出端有输出。 12 现在用74LSl38译码器实现逻辑函数举一实例： F=ABC，ABC，ABC，ABC = ABC,ABC,ABC,ABC = Y,Y,Y,Y0247 根据此表达式就可以画出逻辑电路图，如图5.3所示。 2.数据选择器又叫多路选择器或多路开关，它是多输入、单输出的组合逻辑电路。当在选择 器的控制端加上地址码，就能从多个数据中选择一个数据，传送到一个单独的信息通道 上，。它除了进行数据选择外，还可以用来产生复杂的函数，实现数据传输与并?串转换等多种功能。 目前，数据选择器规格有十六选一74LS150、八选一74LS151、双四选一74LS153和四二选一74LS157等。 图5.3 下面简介TTL中规模数据选择器74LSl53的使用特点。 图5．4为74LS153的逻辑图及管脚图，表5.5为其功能表。 13 图5.4 表5.5 74LSlS3功能表 A A Y 1 0 S X X 1 0 0 0 0 D0 0 1 0 D1 1 0 0 D2 1 1 0 D3 从图5.4中看出74LS153包含两个完全相同的四选一电路，只是地址选择是共用一组 信号。这样一片组件就可以实现四路二位二进制信息传送。 图中Do—DS为四路数据输入，Y为数据输出端，A、A为地址选择控制端，为输出 310 选通控制端，其作用是控制选择器处于“工作”或“禁止”状态。利用它还可以进一步扩大 电路的功能。当选通端S＝0，选择器处于工作状态，其输出的内容就决定于地址码选择下 的那一路数据输入状态。当S＝1，选择器处于禁止状态，无论地址码怎么变换，Y总是等于0。 例 用四选一数据选择器实现逻辑函数 14 ABCABCF=++C+ABC AB (a)用数据选择器的地址码A、A分别表示函数F式中的A、B。 10 (b)写出F的最小项之和表达式 F=ABCABC++C+ABC=m+mC+mC+mC AB0123C (c)写出数据选择器表达式 F 3Y Y=midi A ,A1 i,0 S (d)令Y=F，对两式进行比较可得： B A2 Do=，D=C，D=C，D=C 123C D DD0 1 2 3 (e)画出逻辑图，见图5．6所示。 D 除上面提到的数据选择器应用以外，它还 可以用于多通道的数据传送，进行数据比较， 实现并行-串行数据的转换以及扩展其它电 C 路的功能等等。 全加器 两个多位二进制数相加时，除了最低位以外，每一位都应该考虑来自低位的进位。将 两个对应位的加数和来自低位的进位3个数相加，这种运算称为全加，所用的电路称为全加 器。即每一位全加器有3个输入端：A(被加数)、B(加数)、C，(低位向本位的进位)，2个iii-1 输出端：S(和)和C(向高位的进位)。 ii 根据二进制加法运算规则可列出全加器真值表，如表5．所示。 表 全加器真值表 输入 输出 C A B S Ci-1 i i i i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 实现全加器逻辑功能的 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 是多种多样的，可用异或门74LS86和与非门实现，也可用 74LS183、74LS283实现。 三、实验设备及器件 1．数字逻辑实验箱 一台 2．万用表 一台 3．元器件 74LS138、74LS20、74LS153、74LS04、74LS86、74LS00 四、实验内容： 1、使用一个3线—8线译码器74LSl38和与非门74LS20设计一个1位二进制全减器，画出 15 设计逻辑图，检测并记录电路功能。 2、使用一个4选1数据选择器74LSl53和反相器74LS04设计一个1位二进制全减器，画 出设计逻辑图，检测并记录电路功能。 3、用异或门74LS86和与非门74LS00设计一个一位二进制全加器，画出设计逻辑图，检测 并记录电路功能。 一、实验目的 l、掌握基本RS、JK、D触发器的逻辑功能测试 2、掌握时序电路的设计和检测 二、实验原理 触发器是构成时序电路的基本逻辑单元。它具有两个稳定状态，即“0”状态和“1”状态。只有在触发信号作用下，才能从原来的稳定状态转变为新的稳定状态。因此触发器是一 种具有记忆功能的电路，可作为二进制存贮单元使用。 触发器种类很多，按其功能可分为基本RS触发器、JK触发器、D触发器和T触发器 等；按电路的触发方式又可分为电位触发器型、主从型、维阻性、边沿触发器型等。 基本RS触发器是各种触发器中最基本组成部分，它能存贮一位二进制信息，但有一定 约束条件。例如用与非门组成的RS触发器的R、S不能同时为“0”，否则当R、S端的“0”电平同时撤销后，触发器的状态不定。因此只R=S=0的情况不允许出现。 基本RS触发器的用途之一是作无抖动开关。例如在图6.1所示的电路中，当开关S 接通时，由于机械开关在扳动的过程中，存在接触抖动，使得F点电压从+5V直接地跃降 到0V的一瞬间(几十毫秒)，会发生多次电压抖动，相当产生连续多个脉冲信号。如果利用 这种电路产生的信号去驱动数字电路，则可能导致电路发生误动作。这在某些场合是绝对不 允许的，为了消除机械开关的抖动，可在开关S与输出端A之间接人一个RS触发器(见图 6．2所示)，就能使F端产生很清晰的阶跃信号。那么这种带RS触发器的打关通常称为无 抖动开关(或称逻辑开关)。而把有抖动的开关称为数据开关。 图6．1 开关接触抖动 图 6．2 无抖动开关电路 'ITL集成触发器主要有三种类型：锁存器、D和JK触发器。锁存器是电位型触发器， 由于它存在“空翻”，不能用于计数器和移位寄存器，只能用于信息寄存器。维阻D触发器，克服了“空翻”现象，所以称作维阻型触发器。主从型触发器，虽然克服了“空翻”，但存 在一次变化问题，即在CP＝1期间，J、K端若有干扰信号，触发器可能产生误动作，这就 降低了它的抗干扰能力，因而使用范围就受到一定的限制。边沿触发型JK触发器抗干扰性 16 能较好，故应用广泛。 图6．3是集成JK、D触发器的逻辑符号。图中R输入端为复位端，S为置位输入端，DD端旁的小圆圈表示低电平驱动。当R和S端加“0”信号驱动时，触发器的状态不受CP DD 图6.3 及控制输入端所处状态的影响。CP为时钟输入端，在S=R=1时，只有在CP脉冲的作用DD 时，才能使触发器状态更新。CP端有小圆圈，表示该触发器在CP产脉冲的负沿时翻转。 CP端没有小圆圈，表示该触发器在CP脉冲的正沿时翻转。在部分国外的触发器符号中， CP端的小圆圈上加有尖角标志，表示该触发器是负沿触发的边沿触发器，如图6．3(c)所示。 J、K、D为触发器的控制信号输入端，它们是触发器更新状态的数据。若J、K、D有两个或两个以上的输入端时，就将这些端子画成与门形式，如图6．3(a)、(b)中所示。Q和Q为 两个互补输出端。通常把Q=1，QQ=0的状态，定为触发器的1状态，而把Q=0，=1的状 态，定为触发器的0状态。 为了正确使用触发器，首先要掌握触发器的逻辑功能。 n+1n RS触发器的特性方程：Q=S+Q(RS=0为约束条件) R n+1 D触发器的特性方程：Q=D n+1n 瓜触发器的特性方程：QQ=J+QKn 逻辑功能掌握了，还要注意触发器对CP脉冲与控制输入信号之间互相配合的要求。一 般来说，边沿触发器要求控制输入端信号超前CP脉冲的触发边沿一段时间建立，并在触发 边沿到达后继续保持一段时间。各种边沿触发器对建立和保持时间上有所差别。主从触发器 则要求控制输入信号在CP=1期间不应发生变化，否则将可能导致触发器错误输出。因此， 在设计电路时，应加以注意。 触发器的应用范围很广，它可以构成各种各样的计数器、移位寄存器等。至于计数器的 设计方法在数字电路理论书里都有章可查，这里就不再重复。 三、实验设备及器件 数字逻辑实验箱 一台 示波器 一台 万用表 一台 元器件 74LS74 74LS112 74LS00等 四、实验内容 1、D触发器(74LS74)的功能测试 (1)按表6．4要求改变SQ和R，观察Q和的状态。 DD 17 表6.4S和R功能测试 DD CP D S R Q D D Q X X 1 1 1 X X 1 ,0 0 X X 1 ,1 1 X X ,0 1 0 X X ,1 1 (2)按表6．5的要求，测试并记录触发器的逻辑功能。(表中0,,1为上升沿；10为下降沿。CP脉冲应由单脉冲源来供给)。 表6.5 D触发器逻辑功能测试 n+1 Q D CP nn Q=0 Q=1 0 ,1 0 1,0 0 ,1 1 1,0 （3）使触发器处于计数状态(Q与D相连接)，CP端输入脉冲f=10kHZ的方波信号，记录CP、Q和Q的工作波形。 2、JK触发器(74LS112)的功能测试 (1)按表6．6要求测试并记录触发器的逻辑功能。 表6.6JK触发器逻辑功能测试 n+1 J K CP Q nn Q=0 Q=1 0 0 0 ,1 1,0 0, 0 1 1 1,0 0, 1 0 1 1,0 0, 1 1 1 1,0 18 Q(2)使触发器处于计数状态(J=K=1)，CP端输入脉冲f=10kHZ的方波信号，。记录CP、Q和工作波形。(如果示波器看不出，可用发光二极管灯L来看。) 3、使用JK触发器设计一个二进码三进制的同步减法计数器．要求写出设计的过程，画出 逻辑图；测试并记录电路的状态转换真值表；观察并记录时钟脉冲和各级触发器输出的工作 波形。(由于输出波形的不对称性，应特别注意测试方法，正确观察它们的时间关系。如果 示波器看不出，可用发光二极管灯L来看。)。 一、实验目的 1.掌握MSI计数器的逻辑功能及其特点； 2.熟悉MSI时序功能件的应用； 3.熟悉显示译码器和数码管的使用方法。 二、实验原理 计数器是数字系统中必不可少的组成部分，它不仅用来计输入脉冲的个数，还大量用于 分频、程序控制及逻辑控制等。MSI计数器种类繁多，其分类方式大致有以下三种： 第一种：按计数器的进制分。通常分为二进制、十进制和N进制计数器。 第二种：按计数脉冲输入方式不同，可分为同步计数器和异步计数器两大类。同步计数器是 指内部的各个触发器在同一时钟脉冲作用下同时翻转，并产生进位信号。其计数速度快、工 作频率高，译码时不会产生尖峰信号。而异步计数器中的计数脉冲是逐级传送的，高位触发 器的翻转必须等低一位触发器翻转后才发生。其计数速度慢，在译码时输出端会出现不应有 的尖峰信号，但其内部结构简单，连线少，成本低，因此，在一般低速场合中应用。 第三种：按计数加减分类。则有递增计数器，递减计数器和可逆计数器。其中可逆计数器又 有加减控制式和双时钟输入式两种。 下面我们仅以74LS90、74LSl61为例介绍一下MSI计数器一般使用方法，对于表中的 其他器件更详细功能介绍请参阅有关 手册 华为质量管理手册 下载焊接手册下载团建手册下载团建手册下载ld手册下载 。 1．异步计数器74LS90工作原理介绍： 74LLS90是一种典型的集成异步计数器，它可以实现二—五—十计数的功能，它具有以下性 能特点： (1)采用8421码，双时钟输入十进位计数； (2)可直接置“0”，置“9”； (3)Q 输出可以二进制计数，Q与外部B点连接可得到十进位计数。 AA 图7．1为，为74LS90的功能表 图7.2为74LS90的逻辑图及管脚图 表7．1为74LS90的功能表。 R端输入 输出 R RR R Q Q Q Q0(1) 0(2) 9(1)9(2) D C B A 1 1 0 X 0 0 0 0 1 1 X 0 0 0 0 0 X X 1 1 1 0 0 1 19 X 0 X 0 0 X 0 X 计数 0 X X 0 X 0 0 X 图7.2为 74LS90的逻辑图及管脚图 由图7．2可见，74LS90由四个触发器及附加门组成，它有两个时钟脉冲输入端 CP、A CP。两个清零输入端Ro、Ro，两个置“9”输入端R、R，四个输出端QQQQ，、、(1)(2)9(1)9(2)DCBAB 两个NC端(空脚)。从功能表我们便清楚地知道它的功能。 利用74LS90的Ro、Ro和R、R可以实现复位和置位功能。当R、R两个输、、、、(1)(2)9(1)9(2)9(1)9(2) 入端全为“1”时，无论Ro、Ro为何状态，计数器置“9”；当Ro、Ro都为“1”时，(1)(2)(1)(2)R、R中有一个为“0”时，计数器清零。当Ro、R，输入端都为低电平时，74LS90、、9(1)9(2)9方可计数。计数功能如下： ?时钟脉冲从A端输入，从Q端输出，则是二进制计数器。 A ?时钟脉冲从B端输入，从Q、Q、Q。端输出，则是异步五进制加法计数器，其计数状DCB 态见表7．3。 ?当Q和CP端相连，时钟脉冲从A端输入，从Q、Q，Q、Q端输出，则是8421码ABDCBA十进制计数器。其计数状态见表7．4。 20 ?当A端和Q端相连，时钟脉冲从B端输入，从Q、Qc、Q、Q端输出，则是5421码DDBA十进制计数器，其计数状态见表7．4。 ?利用置“0”端和置“9”端，可以实现N进制计数器，当N>10时，可用计数器级联反馈方式去实现。 2．四位二进制同步计数器74LS161： 该计数器能同步并行预置数据、异步清零，具有清零置数，计数和保持四种功能，且具 有进位信号输出端、可串接计数使用。图7．5为其逻辑电路图和管脚图，表7．6为其功能 表。 表7.3 输出 计数 Q Q Q DB 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 表7.4 8421码 5421码 计数 Q Q Q Q Q Q Q QD C B A D C B A 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 2 0 0 1 0 0 0 1 0 3 0 0 1 1 0 0 1 1 4 0 1 0 0 0 1 0 0 5 0 1 0 1 1 0 0 0 6 0 1 1 0 1 0 0 1 7 0 1 1 1 1 0 1 0 8 1 0 0 0 1 0 1 1 9 1 0 0 1 1 1 0 0 从逻辑图和功能表可知，该计数器有清零信号R，使能信号EP、ET，置数信号LD，D 时钟CP和四个数据输入端Do、D、D、D，另外还有四个数据输出端Qo、Q、Q、Q123123以及进位输出Q，且Q=Q?Q?Q?Q?ET。根据功能表分析计数器功能如下： CCCC0123 ?当R=0，不管其它控制信号什么状态，计数器清零。 D ?当R==1，LD=0，时钟脉冲上升沿到达，不管其它控制信号什么状态，D 21 QoQQQ=DDDD，即完成了并行置数功能。如果没有时钟脉冲上升沿到达，尽管LD=01230123 也不能将预置数据置人QoQQQ端。这就是同步预置与异步预置的不同之处。 123 ?当R==1，=1，EP=ET=1时，计数器伴随着时钟脉冲，按8421码循环计数。 LDD 当计数状态达到1111时，其Qcc=1产生进位输出，其脉宽为一个时钟脉冲周期。 图7.5 表7.6 R ET EP CP 功能 D LD 0 X X X X 清零 1 0 X X 预制 , 1 1 1 1 计数 , 1 1 0 1 X 保持 Q=0 CC 1 1 1 0 X 保持 ?当R=1，=1，EP=0，ET=1时，计数器所有输出(包括Q)都处于保持状态。 LDCCD ?当R=1，LD= 1，ET=0，EP为任意状态时，计数器的进位输出Q=0，其余输 CCD 出处于保持状态。 3.74LS190是一个十进制可预置同步加／减计数器。 它的管脚图如图7.7 其中：CP是计数输入端；S是使能端，SS=l时为保持态，=0时为计数状态；M是 22 加／减工作方式控制端．M=0时为加计数，M＝l时为减计数，S端或M端必须在CP=1时才允许改变状态，否则会影响计数器正常计数。DDDDo是预置数的数据输入端； LD是321 直接置数端，= 1时为计数状态，= 0时为置数状态，在此状态能把DDDD的数LDLD3210 直接置入QQQQo；Qcc／Q，是进位／借位输出端，输出为正脉冲，宽度与计数脉冲的321CB 周期相同；Q是进位时钟脉冲输出端，输出为负脉冲i它与计数脉冲的负脉冲同步等宽． CR LDQCR V D CP Q/QDDCC0CCCB 2 3 16 15 14 13 12 11 10 9 1 2 3 4 5 6 7 8 D Q Q M Q Q地 1102 3 S 图7.7 74LS190管脚图 四、实验设备及仪器 ， 1、 数字逻辑实验箱 一台 2、万用表 一台 3、函数信号发生器 一台 4、元器件 74LS90 74LS190 74LS161 五、实验内容 1、74LS90实现8421码十进制计数器，要求画出逻辑图,记录在CP脉冲下数码管和指示灯L的变化情况。 2、用74LS90实现二进码的六进制计数器，要求画出逻辑图，记录在CP脉冲下数码管和指示灯L的变化情况。 3、用74LS190组成一个十进制减法计数器，要求记录在CP脉冲下数码管和指示 灯L的变化情况。 用74LS161构成八位二进制加法计数器，要求画出逻辑图,记录在CP脉冲下指示灯L的变化情况。 23