TFT_LCD驱动芯片GATE_SOURCE静电保护电路设计与实现

E黔兼容 TFT_LCD驱动芯片GATE／SOURCE静电保护电路设 计与实现 Design&ImplementofGATE／SOURCEPadESDProtectioninTFT_LCDDriverIC 唐建东(深圳职业技术学院，广东深圳518055) TangJian-dong(ShenzhenPolytechnicMicroelectronictechnologyEngineering，Guangdong Shenzhen518055) 摘要：文章描述了TFr_LCD驱动芯片防静电(ESD)保护电路的布局，熏点分析和设计了Ⅺt。LCD 驱动芯片GATE和SOURCE引脚的ESD保护电路oESD保护电路布局一匕采用两辨ESD魄路错开晕：” 晶字形”排列+，使ESD电流均匀流通。禚GATE保护电路中，采用二极管接法代替邋用PMOS,。防曛电 路产蟹Latch-'u．p效威。SOURCE的保护魄路中，NMOS的Drain设计了RPO(、ResistProtectionOrdae)，使 流经Drain豹电流均匀分散，使二次击穿魄压升满。 、 黉键谪：TFT_LCD驱动芯片；ESD保护；击穿藏脆n u： 中蓬分类哮：讯303 文献标浃磷澎B_ 。交章编号：1003-0107(2009)06,,,0‘074-,03 蛐i啭巍Ti⋯nspaperdescribestheJayoutofTFT_LCD。drivefIC'8ESDprotection÷ItmmntyanaiyAs-anddesignsESD戳* tectionforGATE一＆SOURCEpininTFT_LCDd?rIi谢IC．ItIsadoptedthattriangle-shapedaJ'mngementintwomP,eESDoir- CU}tIsaooptedt÷“omaketheelectdccurt卺ntp鞲$$eq■碡b悖IntheGATEprotectedcircuit．voltagedioderep憎啤PMO麓S． avoidprodu∞L‘atch-upphenomena．Inthe：SOURCEprotectedcircuitiDrainofNMOSa战：c)tedRPOdes劬∥瓣mareth÷je clFrent船ough渤珈sepm'ated姻“8bly．ThesecondbreakdownvoltageofNMOS糟raised， j’L营鼙增硒她’瓤0LCDDriveChip；ESD；BreakdownVo龇aj秘。， 。 ’ 姐-cNM舭,TN303 +bIBocument龇B_。A嘲d·lD：1003一01∞(20嘲06—0074—03 1引言 随着液晶显示(LCD)技术的发展，越来越多的电子产品都 采用液晶作为显示面板，因此需要大量的液晶驱动芯片，薄膜 晶体管液晶显示(TFLLCD)技术是目前使用的主流技术，本文 设计的驱动芯片是基于Tn’_LCD技术的。在实际应用中 TFTLLCD驱动芯片时连接控制器和液晶屏的桥梁，控制器和 液晶屏工作在不同的电源电压下，也是使用者和工件容易接 触的芯片，所以Trr-LCD驱动芯片的ESD保护电路尤为重 要，是保证芯片能正常稳定工作的基础。 2TFl_-LCD驱动芯片ESD保护电路布局 1)TFT_LCD驱动芯片布局 TFLLCD驱动芯片在布局上有自己独特的特点，在设计 ESD保护电路时要按照它的独特的特征进行布局。TFr_LCD 驱动芯片的呈细长条状，通常长度为t～2era，而宽度在0．1mm 左右，图1是TFT—LCD驱动芯片的结构图，从图中看出，ESD 电路分布在芯片的四周，放置于对应区域(PAD)的下方。在芯 片上方，中间是源区域(SOURCE)，旁边是门区域(GATE)，芯 片下方主要是芯片的输入、输出和双向输入输出区域(I／O PAD)，ESD保护电路相应电路放置在对应的位置。本文分析 GATE和SOURCE的ESD电路的结构和原理。 2)ESD保护电路的布局 ESD电路布局如图1．B所示，上方两排PAD，在两排PAD 下方都有对应的ESD保护电路。芯片上方两排ESD电路错开 呈”品字形”排列形成Finger电路结构，可以使ESD电流均 匀流通【I】。 困秀哥度量 CAT[IESD SOURCEEsn ；0URCEF,SI) IGfiTEl!SD G ；叫RcE驱动 {∞玛矫芷 SoU删动 ^ e T ^ E SRA^I 数字控翻 SR^M T 。一 驱 E 0 动 驱 孙 S C I 输出输出引脚 I寄存器 VC0挂 寄存器l输出输出引脚I 图1TFLLCD驱动芯片的布局 图2TFLLCD的ESD保护电路的布局 3GATE的保护电路设计 对GATE的ESD保护电路如图3所示，GATE的正常电 压是一16V和+16V。传统GATE静电保护电路采用CMOS结 构例，电路会产生Latch—up效应，在设计中二极管代替PMOS 的电路结构，不仅避免了Latch—up效应[4]，而且节约了保护 电路的面积。 万方数据 HVPM0S PAD PA[ PAD [二二>⋯ (a)传统保护电路 16V 一 <一玉HVDIODE PA【 (b)改进保护电路 (e)电路版图 图3GATE电路ESD保护电路 当PAD上的电压在一16．7到+16．7V之间时候，二极管和 NMOS都是关闭的，电路处于正常工作状态(二极管正向导通 压降是0．7V)。如果外界有正向ESD脉冲冲击，超过+16．7V， 则到HV的二极管导通；如果有负向ESD脉冲，则到负高压的 NMOS会开启[6]。所以，不管有什么ESD的冲击，电路都可以 快速泄放电荷。 认证与实验室 4SOURCE的ESD保护电路 1)基本的SOURCEESD保护电路结构 SOURCE输出电压是5V左右，采用中压器件的ESD保 护电路。SOURCE保护电路和GATE保护电流结构相同，如图 4所示。从图中可以看出，在SOURCE的保护电路中，NMOS 的Drain端有RPO(ResistProtectionOxide)。 Y ID 图4SOURCE电路ESD保护电路 (a)RPO版图 (b)I。与V，的关系曲线 图5NMOS的RPO结构及高电流特性曲线 2)RPO对电路ESD性能的影响 RPO(ResistProtectionOxide)首先是可以使流经Drain的电 流均匀分散，不会集中到靠进边沿的很小的部分，而造成电流 集中【21。如图5(a)所示，左边没有RPO的MOS的Drain和 Source与沟道接触是多晶硅或金属(LDD附近)，电阻很小，电 2009第6期困 万方数据 E壁 流都从很小的接触面积流过，司能严生局郡局温，大电流。11j[J参考文献： 时RPO等效于在MOSDrain和SouTce到沟道之间串联一个 [11AjithAmerasekera i。,Charvaka Duvvury．ESDSiliconInte- 电阻，可以使二次击穿电压升高。在叉指(Fingers)电路中可以 gratedCircuits[D1．2002J。hnWiley＆Sons，Ltd．，2002：pp． 使每个Finger均匀触发同。 1—401． 图5(h)是NMOS的I。与VDs的关系曲线，当VDs由。逐 [2】Ming-DouKer,Tang-KuiTseng．。N。velElectrostaticDischarge 渐增大，在Vm小于第一次击穿电压，I。增幅很小，到第一次击 ～Pmtecti。nD。。ignforNan。。lectronicsinNan。scaleCMO。S 穿电压(A点)以后，电流突然增大，由于雪崩效应的影响，从 T。。h。。1。gy[J]，一i。Proc．IEEE2003，pp．737—740． Drain到Source(从A到B)的压降反而变小，出现负电阻效应 [3】J．H．k。，J．R．Shih,Y．}LWu,K．F．Yu,andT．C．O。g．A [510Vm继续增大，MOS逐渐进入二次击穿(C点或D点)。没有 NewPre-DriverDesignforImprovingtheESDPe怕瑚anceof 加RPo时，DminNN道AN_-／E／]、，上升曲线的斜率很大，二次 theHighv。ltageT。lemn“／0[J】，IEEE2005：ppll98—1201． 击穿时的电压可能比一次击穿时的Vm低，如图中曲线1。在 [4]Jian-H。singLe≤s．H．chen，Y．T～．Tsai．Theinflue～nce。fNBLlay— Drain端加RPO相当于到MOS沟道之间串联电阻，二次击穿 。utandLOCOSspace。nc。mp。nentESDandsvstemlevel 电压如图图5(b)中曲线2所示，二次击穿电压提高嗍。 ESDfo。Hv—LDMbs【J】。P0ersemi。0nduct。r矗e。i。esand 没有RPO时，PAD上的电流I。随VDs的变化图是图5·14 IC's,2007．ISPSDt07．19thIntemati。nalSymp。sium。n，v。1．， 中曲线1，假如PAD受到EsD冲击，一个Finger上已经触发， n。．，May2007：pp．173一176，27—31． Vm进入到曲线上A到c阶段，电压比触发电压低，可能使其 [5]Ming-DouKer。1heImp。ct。fL0。一H。lding—v。1tageIssuein 他的Fingers不能触发。电流集中到触发的几个Fingers上，得High-VoltagecMos。Techn。l。gyand。the吾esignof 不到均匀触发。加．k RPO后Vm进入到曲线上A到D阶段，Latchup—FreeP。we卜RailEsDci二pcircuitforLcD0river 电压比触发电压高，所有的Fingers都得到均匀触发【9】。 Ics而，IEEEJ。umal。fs。lid—stat：Circuits,voL．40，No．8． AUGUST2005．1751—1759． 5结束语 [6]Ming—D。uKer，T．-Y．Chen，andC．-Y．wu，ESDprotecti。n GATE和SOURCE是TFT_LCD驱动芯片连接液晶的引designina0．18urnsalicideCMOStechnologybyusingsub一 脚，在芯片内对它们进行ESD保护是驱动芯片能够正常工作 strate—triggeredtechnique[J】，inProc．IEEEInt．Symp．Cir一 的关键。在ESD保护电路布局上，充分利用芯片的面积，缩短 cultsSystems，4，2001，PP．754—757． 信号线的走线距离，降低ESD电路对正常工作状态的影响，采 [7】C．Jiang，E．Nowak，andM．Manley，ProcessanddesignforESD 用两排ESD电路错开呈”品字形”排列，使ESD电流均匀流 robustnessindeepsubmicronCMOStechnology，【J]inPmc． 通，增大放电电流。在GATE保护电路中，采用二极管接法代 IEEEInt．ReliabilityPhysicsSymp．，1996，PP．233—236． 替通用PMOS，防止电路产生Latch—up效应。SOURCE的保护【8]C．Duvvury，F．Carvajal，C．Jones，andD．Briggs，LateralDMOS 电路中，NMOS的Drain端设有RPO(ResistProtectionOxide)，designforESDrobustness，[J]inTech．Dig．ofIEDM，1997，PP． 使流经Drain的电流均匀分散，使二次击穿电压升高。 375—378． [9】Morgan，C．Hatchard，andM．Mahanpour，Transientlatch—up usingasimprovedhi-polartrigger，【J】inProc．EOS／ESDSymp． ，1999，PP．190—202． ÷～啼{*专十÷～《一≯《砖—卜》十÷一{～扣一《*÷“t一争w十*p“蠢一》-im专一《一卜《m小wq～≯一q一卜《～扣*!m÷一一}q一扣tpp-}．畸-十。卜—卜}—颡p呻卜 上接61页 ) 4结论H：，降低产品内部压力。 (1)通过开发抗腐蚀性强、闪火电压高以及高温稳定性良 好的工作电解液，配合对产品原材料、生产工艺进行优化，实 现了变频器用螺栓型高压大容量铝电解电容器的长寿命技 术，产品使用寿命达105℃5000小时。 (2)在电解液中添加含有多个羧酸根的有机化合物，使其 与阳极金属形成稳定结构的环状鳌合物，能有效抑制阳极铝 箔、引出条的腐蚀，可延长产品使用寿命。 (3)加入纳米SiO：和磷酸酯化合物，能提高电解液的闪火 电压以及改善电解液的阻燃性能。 (4)已含浸好芯子在空气中暴露时间越短，高温贮存漏电 流越小；同时常温采用开口老练，能及时排除老练过程产生的 困鼋再质量 参考文献 【1】林学清，洪雪宝．铝电解电容器工程技术[M]．厦门：厦门大学 出版社，2007：112． [2】蒋美连，冯哲圣，陈金菊，等．铝电解电容器阳极氧化膜的耐 水合处理[J]．电子元件与材料，2005，24(8)：55． 【3】廖振华，徐永进，蒋晓华，等．铝电解电容器用难燃性工作电 解液[J]．电子元件与材料，2006，25(8)：44． [4]赵石华，胡勇，黄远彬．电子节能灯用高压铝电解电容器耐 高温技术的研究【J]．电子质量，2008，257(08)：38． 万方数据 TFT_LCD驱动芯片GATE/SOURCE静电保护电路设计与实现 作者： 唐建东， Tang Jian-dong 作者单位： 深圳职业技术学院,广东,深圳,518055 刊名： 电子质量 英文刊名： ELECTRONICS QUALITY 年，卷(期)： 2009(6) 参考文献(9条) 1.Ming-Dou Ker;T -Y Chen;C -Y Wu ESD protection design in a 0.18um salicide CMOS technology by using substrate-triggered technique 2001 2.Ming-Dou Ker The Impact of Low-Holding-Voltage Issue in High-Voltage CMOS Technology and the Design of Latchup-Free Power-Rail ESD Clamp Circuit for LCD Driver ICs[外文期刊] 2005(08) 3.Morgan C Hatchard;M Mahanpour Transient latch-up using as improved hi-polar trigger 1999 4.C Duvvury;F Carvajal;C Jones;D.Briggs Lateral DMOS design for ESD robustness[外文期刊] 1997 5.C Jiang;E Nowak;M Manley Process and design for ESD robustness in deep submicron CMOS technology 1996 6.Jian-Hsing Lee;S H Chen;Y T Tsai The influence of NBL layout and LOCOS space on component ESD and system level ESD for HV-LDMOS 2007 7.J H Lee;J R Shih;Y H Wu;K.F.Yu,T.C.Ong A New Pre-Driver Design for Improving the ESD Performance of the High Voltage Tolerant I/O 2005 8.Ming-Dou Ker;Tang-Kui Tseng Novel Electrostatic Discharge Protection Design for Nanoelectronics in Nanoscale CMOS Technology 2003 9.Ajith Amerasekera;Charvaka Duvvury ESD in Silicon Integrated Circuits 2002 本文链接：http://d.g.wanfangdata.com.cn/Periodical_dzzl200906029.aspx