数字频率计程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY CNT10 IS
PORT(CLK: IN STD_LOGIC;
CLR: IN STD_LOGIC;
ENA: IN STD_LOGIC;
CQ: OUT INTEGER RANGE 0 TO 15;
CARRY_OUT: OUT STD_LOGIC);
END ENTITY CNT10;
ARCHITECTURE ART OF CNT10 IS
SIGNAL CQI: INTEGER RANGE 0 TO 15;
BEGIN
PROCESS(CLK,CLR,ENA) IS
BEGIN
IF CLR='1' THEN CQI<=0;
ELSIF CLK'EVENT AND CLK='1' THEN
IF ENA=’1’ THEN
IF CQI<9 THEN CQI<=CQI+1;
ELSE CQI<=0; END IF;
END IF;
END PROCESS;
PROCESS(CQI) IS
BEGIN
IF CQI=9 THEN CARRY_OUT<=’1’;
ELSE CARRY_OUT<=’0’; END IF;
END PROCESS;
CQ<=CQI;
END ARCHITECTURE ART;
2）32位锁存器的源程序 REG32B.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY REG32B IS
PORT(LOAD: IN STD_LOGIC;
DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0);
DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0)); END ENTITY REG32B ;
ARCHITECTURE ART OF REG32B IS
BEGIN
PROCESS(LOAD, DIN) IS
BEGIN
IF LOAD 'EVENT AND LOAD='1' THEN
DOUT<=DIN;
END IF;
END PROCESS;
END ARCHITECTURE ART;
3)测频控制信号发生器的源程序TESTCTL.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY TESTCTL IS
PORT(CLK: IN STD_LOGIC;
TSTEN: OUT STD_LOGIC;
CLR_CNT: OUT STD_LOGIC;
LOAD: OUT STD_LOGIC );
END ENTITY TSTCTL;
ARCHITECTURE ART OF TESTCTL IS SIGNAL div2clk: STD_LOGIC; BEGIN
PROCESS(CLK)
BEGIN
IF CLK'EVENT AND CLK='1' THEN
div2clk<=NOT div2clk;
END IF;
END PROCESS;
PROCESS(CLK, div2clk) IS
BEGIN
IF CLK='0' AND div2clk='0' THEN
CLR_CNT<='1';
ELSE CLR_CNT<='0';
END IF;
END PROCESS;
LOAD<=NOT div2clk; TSTEN<=div2clk; END ARCHITECTURE ART;
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