Hi3518_硬件设计_用户指南

Hi3518 硬件设计 用户指南 文档版本 00B01 发布日期 2012-08-15 Dr aft 版权所有 © 深圳市海思半导体有限公司 2012。保留一切权利。 非经本公司书面许可，任何单位和个人不得擅自摘抄、复制本文档内容的部分或全部，并不得以任 何形式传播。 商标声明 、 、海思和其他海思商标均为深圳市海思半导体有限公司的商标。 本文档提及的其他所有商标或注册商标，由各自的所有人拥有。 注意 您购买的产品、服务或特性等应受海思公司商业 合同 劳动合同范本免费下载装修合同范本免费下载租赁合同免费下载房屋买卖合同下载劳务合同范本下载 和条款的约束，本文档中描述的全部或部分产 品、服务或特性可能不在您的购买或使用范围之内。除非合同另有约定，海思公司对本文档内容不 做任何明示或默示的声明或保证。 由于产品版本升级或其他原因，本文档内容会不定期进行更新。除非另有约定，本文档仅作为使用 指导，本文档中的所有陈述、信息和建议不构成任何明示或暗示的担保。 深圳市海思半导体有限公司 地址： 深圳市龙岗区坂田华为基地华为电气生产中心 邮编：518129 网址： http://www.hisilicon.com 客户服务电话： +86-755-28788858 客户服务传真： +86-755-28357515 客户服务邮箱： support@hisilicon.com Dr aft Hi3518 硬件设计 用户指南 前 言 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 iii 前 言 概述 本文档主要介绍 Hi3518 芯片 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 的硬件原理图设计、PCB 设计、单板热设计建议等。 本文档提供 Hi3518 芯片的硬件设计方法。 产品版本 与本文档相对应的产品版本如下。 产品名称 产品版本 Hi3518 芯片 V100 读者对象 本文档（本指南）主要适用于以下工程师： z 技术支持工程师 z 单板硬件开发工程师 修订 记录 混凝土 养护记录下载土方回填监理旁站记录免费下载集备记录下载集备记录下载集备记录下载 修订记录累积了每次文档更新的说明。最新版本的文档包含以前所有文档版本的更新 内容。 修订日期 版本 修订说明 2012-08-15 00B01 第 1 次临时版本发布。 Dr aft Dr aft Hi3518 硬件设计 用户指南 目 录 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 v 目 录 前 言 ................................................................................................................................................ iii 1 原理图设计建议........................................................................................................................... 1-1 1.1 小系统设计建议 .......................................................................................................................................... 1-1 1.1.1 Clocking 电路 ...................................................................................................................................... 1-1 1.1.2 复位和 Watchdog 电路....................................................................................................................... 1-1 1.1.3 JTAG Debug 接口 ............................................................................................................................... 1-2 1.1.4 Hi3518 硬件初始化系统配置电路 ..................................................................................................... 1-3 1.1.5 DDR 电路设计 .................................................................................................................................... 1-5 1.1.6 Flash 原理图设计 ................................................................................................................................ 1-7 1.2 电源设计建议 .............................................................................................................................................. 1-8 1.2.1 CORE 电源设计 .................................................................................................................................. 1-8 1.2.2 IO 电源设计 ........................................................................................................................................ 1-9 1.2.3 DDR 电源设计 .................................................................................................................................... 1-9 1.2.4 PLL 电源设计 ................................................................................................................................... 1-10 1.2.5 注意事项 .......................................................................................................................................... 1-10 1.3 外围接口设计建议 .................................................................................................................................... 1-11 1.3.1 USB 接口 ........................................................................................................................................... 1-11 1.3.2 MAC 接口 ......................................................................................................................................... 1-11 1.3.3 音视频接口 ...................................................................................................................................... 1-14 1.4 未使用管脚处理 ........................................................................................................................................ 1-15 1.5 Sensor 板设计 ............................................................................................................................................. 1-15 2 PCB 设计建议 ............................................................................................................................... 2-1 2.1 小系统 PCB 设计建议 ................................................................................................................................ 2-1 2.1.1 小系统电源 ........................................................................................................................................ 2-1 2.1.2 时钟和复位电路 ................................................................................................................................. 2-1 2.1.3 DDR 信号设计 .................................................................................................................................... 2-2 2.1.4 Flash 设计 ............................................................................................................................................ 2-3 2.2 典型外围接口 PCB 设计建议 .................................................................................................................... 2-4 2.2.1 USB 接口设计 ..................................................................................................................................... 2-4 2.2.2 网口设计 ............................................................................................................................................ 2-5 Dr aft Hi3518 硬件设计 用户指南 目 录 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 vi 2.2.3 音视频电路设计 ................................................................................................................................. 2-6 2.2.4 其它 .................................................................................................................................................... 2-7 3 热设计建议 ................................................................................................................................... 3-1 3.1 工作条件 ...................................................................................................................................................... 3-1 3.2 电路热设计参考 .......................................................................................................................................... 3-2 3.2.1 原理图 ................................................................................................................................................ 3-2 3.2.2 PCB ...................................................................................................................................................... 3-2 Dr aft Hi3518 硬件设计 用户指南 插图目录 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 vii 插图目录 图 1-1 晶体振荡电路 ........................................................................................................................................ 1-1 图 1-2 外部复位和 Watchdog 典型设计电路 ................................................................................................... 1-2 图 1-3 JTAG 连接方式及标准连接器管脚定义 ............................................................................................... 1-3 图 1-4 Hi3518 与 DDR3 的拓扑结构图 ............................................................................................................ 1-5 图 1-5 Hi3518 与 DDR2 的拓扑结构图 ............................................................................................................ 1-6 图 1-6 DDR3 应用中，差分时钟 DDR_CLK_N、DDR_CLK_P 一驱一应用 ............................................... 1-7 图 1-7 DDR2 和 DDR3 应用中，地址信号一驱一应用 .................................................................................. 1-7 图 1-8 DDR3 电源分压网络参考设计图（颗粒端） .................................................................................... 1-10 图 1-9 MII 模式下的信号连接图（时钟由 Hi3518 提供） ........................................................................... 1-12 图 1-10 MII 模式下的信号连接图（时钟由外部提供） ............................................................................... 1-12 图 1-11 RMII 模式下的信号连接图（时钟由 Hi3518 提供） ...................................................................... 1-13 图 1-12 RMII 模式下的信号连接图（时钟由外部提供） ............................................................................ 1-14 Dr aft Dr aft Hi3518 硬件设计 用户指南 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 格目录 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 ix 表格目录 表 1-1 JTAG Debug 接口信号 ........................................................................................................................... 1-2 表 1-2 TEST_MODE 模式说明 ......................................................................................................................... 1-3 表 1-3 信号描述 ................................................................................................................................................ 1-3 表 1-4 单片 SPI Flash 匹配设计推荐 ............................................................................................................... 1-8 表 1-5 单片 NAND Flash 匹配设计推荐.......................................................................................................... 1-8 表 3-1 Hi3518A 工作环境参数 .......................................................................................................................... 3-1 表 3-2 Hi3518C 工作环境参数 .......................................................................................................................... 3-2 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-1 1 原理图设计建议 1.1 小系统设计建议 1.1.1 Clocking电路 通过芯片内部的反馈电路与外部的 24MHz 晶体振荡电路一起构成系统时钟。 推荐晶振连接方式及器件参数如图 1-1 所示。 图1-1 晶体振荡电路 Hi3518 XIN XOUT 24MHz 27pF27pF 1M 另外，系统时钟还可以直接由外部的时钟电路产生时钟，通过 XIN 脚输入。 1.1.2 复位和Watchdog电路 Hi3518 可通过判断 POR_SEL 管脚在上电时的状态选择内部复位或外部复位。 z 当 POR_SEL 为低电平时，选择内部复位，主芯片上电后由内部 POR（Power on Reset）电路对整个芯片进行复位（复位脉冲宽度约为 140ms），此时 RSTN 管脚无 效； z 当 POR_SEL 为高电平时，选择外部复位，此时 RSTN 管脚为复位信号输入管 脚，要求的复位有效信号为低电平脉冲，脉冲宽度大于 12 个 XIN 管脚输入的时 钟周期（一般复位脉冲宽度为 100ms～300ms）。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-2 板级设计时，若选择外部复位，为了系统稳定，建议采用专用的复位芯片产生复位信 号。 系统异常时，可以通过 WDG_RSTN 管脚产生低电平脉冲，该脉冲触发外部的复位芯 片产生复位信号，但是 WDG_RSTN 不能直连至 RSTN 管脚。 需要注意的是，WDG_RSTN 管脚为 OD 输出，必须外置上拉电阻，推荐电阻值为 4.7k Ω。 外部复位和 Watchdog 典型设计电路如图 1-2 所示。 图1-2 外部复位和Watchdog典型设计电路 Hi3518 RSTN WDG_RSTN RSTIC 4.7k 1k 160ms +3.3V 1.1.3 JTAG Debug接口 Hi3518 JTAG 接口符合 IEEE1149.1 标准。PC 可通过此接口连接 Realview-ICE 仿真 器，调试 A9 CPU。JTAG Debug 接口信号描述如表 1-1 所示。 表1-1 JTAG Debug接口信号 信号名 信号描述 TCK JTAG 时钟输入，芯片内部下拉。建议单板下拉。 TDI JTAG 数据输入，芯片内部上拉。建议单板上拉。 TMS JTAG 模式选择输入，芯片内部上拉。建议单板上拉。 TRSTN JTAG 复位输入，芯片内部下拉。正常工作建议单板下拉。如果 通过 JTAG 口连接 Realview-ICE 等调试器，建议单板上拉。 TDO JTAG 数据输出。建议单板上拉。 单板上拉电阻、下拉电阻的阻值如图 1-3 所示。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-3 Hi3518 可以通过 TEST_MODE 管脚选择正常和测试两种工作模式，具体说明如表 1-2 所示。 表1-2 TEST_MODE模式说明 TEST_MODE 模式说明 0 Hi3518 正常工作模式。 1 Hi3518 处于测试模式，此时可进行芯片 DFT 测试。 JTAG 连接方式及标准连接器管脚定义如图 1-3 所示。 图1-3 JTAG连接方式及标准连接器管脚定义 Hi3518 TCK TMS TRSTN FUNSEL0 TDO TESTMODE0 TDI TCK TMS TRST TDO TDI JTAG +3.3V 4.7k4.7k4.7k 1k10k 1.1.4 Hi3518硬件初始化系统配置电路 Hi3518A 支持 SPI Flash、NAND Flash 两种种启动模式，支持多种 NAND Flash 规格。 Hi3518C 仅支持 SPI Flash 启动模式。Hi3518 硬件初始化的过程中需要根据不同的需求 进行硬件配置。单板上通过上、下拉电阻实现。硬件配置信号描述如下表 1-3 所示。 表1-3 信号描述 信号名 方向 说明 JTAG_EN I JTAG debug 选择。 0：Disable JTAG； 1：Enable JTAG。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-4 信号名 方向 说明 BOOT_SEL I 启动模式选择。 0：SPI FLASH； 1：NAND FLASH。 注意：Hi3518C 必须将 BOOT_SEL 选择为 0；因为 它没有 NAND FLASH 启动模式。 NF_BOOT_PIN[4:0] I NAND 类型选择。 00001：Page size 2k Bytes; ECC 1 bit;Block size:64 pages 00011：Page size 2k Bytes; ECC 4 bit;Block size:64 pages 00101：Page size 2k Bytes; ECC 24 bit;Block size:64 pages 00110：Page size 2k Bytes; ECC 1 bit;Block size:64 pages 01000：Page size 4k Bytes; ECC 4 bit;Block size:128 pages 01001：Page size 4k Bytes; ECC 4 bit;Block size:64 pages 01010：Page size 2k Bytes; ECC 4 bit;Block size:64 pages 01011：Page size 4k Bytes; ECC 24 bit;Block size:128 pages 01101：Page size 8k Bytes; ECC 24 bit;Block size:128 pages 10000：Page size 8k Bytes; ECC 24 bit;Block size:64 pages 10001：Page size 4k Bytes; ECC 24 bit;Block size:64 pages 10011：Page size 4k Bytes; ECC 1 bit;Block size:64 pages 10101：Page size 2k Bytes; ECC 4 bit;Block size:128 pages 11001：Page size 2k Bytes; ECC 24 bit;Block size:128 pages SFC_ADDR_MODE I SFC 地址长度选择。 0：3 Byte； 1：4 Byte。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-5 1.1.5 DDR电路设计 1.1.5.1 接口介绍 DDRC 接口支持 DDR2，接口电平标准为 SSTL-18，也支持 DDR3 标准接口，接口电 平标准为 SSTL-15。 Hi3518 DDRC 有如下特点： z 提供 1 个 DDRC 接口；Hi3518A DDRC 具备 1 个 DDRn SDRAM 片选，Hi3518C 无片选信号；支持数据总线位宽为 16bit/8bit；Hi3518A 地址总线位宽为 14bit， Hi3518C 则为 13bit。 z DDR2 时，DDRC 接口支持：16bit DDR2，器件最大容量 Hi3518A 为 2Gb =256MB，Hi3518C 为 1Gb=128MB；DDR 时钟频率：300MHz -440MHz。 z DDR3 时，DDRC 接口支持：16bit DDR3，器件最大容量 Hi3518A 为 2Gb =256MB，Hi3518C 为 1Gb=128MB；DDR 时钟频率：300MHz -440MHz。 1.1.5.2 DDR拓扑结构 Hi3518 典型外接 DDR3 SDRAM 拓扑结构如图 1-4 所示。典型外接 DDR2 SDRAM 拓 扑结构如图 1-5 所示。以单个 DDRC 接口为例。 图1-4 Hi3518与DDR3的拓扑结构图 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-6 图1-5 Hi3518与DDR2的拓扑结构图 1.1.5.3 匹配方式设计建议 DQ、DQS双向信号 Hi3518 DDR 应用中 DQ、DQS_P/DQS_N 信号都是点对点拓扑： z 外接 DDR2 时： − 写数据(即 Hi3518 输出，下同)时，DQ 和 DQS 信号直连，Hi3518 芯片端输出 阻抗为 40 Ω，DDR 端开启 75Ω ODT； − 读数据(即 Hi3518 输入，下同)时，DQ 和 DQS 信号直连，DDR 端输出阻抗为 40 Ω，Hi3518 端开启 75Ω ODT； z 外接 DDR3 时： − 写数据时，DQ 和 DQS 信号直连，Hi3518 芯片端输出阻抗为 34 Ω，DDR 端开 启 60Ω ODT； − 读数据时，DQ 和 DQS 信号直连，DDR 端输出阻抗为 34Ω，Hi3518 芯片端开 启 60Ω阻抗。 差分时钟 Hi3518 DDR 应用中差分时钟 DDR_CLK_N、DDR_CLK_P 信号应用如下： 对于 CLK 信号，DDR2 和 DDR3 的处理方式相同。在单负载情况下，负载端时钟信号 的 N/P 通过 1 个 200Ω串联电阻进行跨接，如图 1-6 所示。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-7 图1-6 DDR3应用中，差分时钟DDR_CLK_N、DDR_CLK_P一驱一应用 地址信号 DDR3 和 DDR2 的地址信号的处理方式相同(以 16bit 为宽为例)。 Hi3518 端加 33Ω串阻，如图 1-7 所示。 图1-7 DDR2和DDR3应用中，地址信号一驱一应用 控制信号 Hi3518 DDR2 和 DDR3 应用中控制信号都是点对点拓扑，直连即可。 数据掩码信号 Hi3518 DDR3 和 DDR2 应用中 DM 信号都是点对点拓扑，直连即可。 1.1.6 Flash原理图设计 1.1.6.1 接口介绍 z 外接单片 SPI Flash，最大支持 32MB，时钟 56MHz z 外接 NAND Flash，最大支持 512GB z 支持 MLC 和 SLC 的 NAND FLASH，ECC 支持 1、4、8、24bit。 z Hi3518A 的 NFC（NAND Flash Controller）有两个 CS 信号，用于兼容两个 CS 引 脚的器件或者两个 Flash 器件的应用。如果 Hi3518A 选择从 NAND Flash 进行 boot，则该 NAND Flash 的片选需要接到 Hi3518A 的 NF_CSN0 上。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-8 z Hi3518C 不支持 NAND FLASH。 1.1.6.2 信号处理 SPI Flash匹配设计 外接单片 SPI Flash 时，SPI Flash 匹配设计推荐如表 1-4 所示。 表1-4 单片 SPI Flash匹配设计推荐 信号 4层板 PCB设计 6层板 PCB设计 SFC_CLK Hi3518 端串接 33Ω电阻 Hi3518 端串接 33Ω电阻 SFC_DIO/SFC_DOI /SFC_WP/SFC_HOLD 直接相连 直接相连 NAND Flash匹配设计 NAND Flash 接口支持 8bit 位宽的 SLC 和 MLC 的 NAND Flash 器件。 外接单片 NAND Flash 时，匹配设计推荐如表 1-5 所示。 表1-5 单片NAND Flash匹配设计推荐 信号 4层板 PCB设计 6层板 PCB设计 NF_WEN/NF_REN Hi3518 端串接 33Ω电阻 Hi3518 端串接 33Ω电阻 DQ[0:7] /NF_ALE/NF_CLE 直接相连 直接相连 1.2 电源设计建议 系统电源的设计，详细请参见 Hi3518A/Hi3518C DEMB 板原理图。 1.2.1 CORE电源设计 CORE 电源（管脚名 DVDD12）：连接数字 1.2V 电源。DVDD12 的设计，电源芯片的 选型上，要求其供电能力不少于 2A，更详细的数据 TBD。在 DVDD12 上至少放置 1 个 10μF 对地滤波旁路电容，每个 DVDD12 管脚处至少放置一个 100nF 去耦电容，并 紧靠供电管脚摆放。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-9 1.2.2 IO电源设计 IO 电源（管脚名 DVDD33）：连接数字 3.3V 电源。DVDD33 的最大电流 TBD，建议 电源按照 30%的降额进行设计。在 DVDD33 上至少放置 1 个 10μF 对地滤波旁路电 容，每个 DVDD33 管脚处放置 100nF 去耦电容。并紧靠供电管脚摆放。 VI 接口电源（管脚名 DVDD3318）：Hi3518 Sensor CLK、VI 部分和 SPI0 部分的 IO 电 源可以同时支持 1.8V 和 3.3V，用以兼容不同厂家 Sensor 的 IO 电平标准。DVDD3318 的最大电流 TBD，其管脚处至少放置 100nF 去耦电容，并紧靠供电管脚摆放。 1.2.3 DDR电源设计 Hi3518 DDRC 及接口符合 DDR3 SSTL-15/SSTL-18 电平标准，电源需要 1.5V/1.8V，参 考电压 Vref 需要 0.75V/0.9V。必须把 Hi3518 的 1.5V/1.8V 电源与 DDR 颗粒的 1.5V/1.8V 电源统一。 DDR 电源（管脚名 DDR_VDDQ）：连接数字 1.5V 或者 1.8V 电源。DDR_VDDQ（不 包含 DDR 颗粒）的最大电流(单个 DDR 控制器接口)300mA，建议电源按照 30%的降 额进行设计，建议与所有对接的 DDR 颗粒采用同一电源设计。 在每个电源管脚处放置一个 100nF 的陶瓷滤波电容，并紧靠供电管脚摆放；整个 DDR3 SDRAM 功能单元供电电源至少有一个 10μF 的对地滤波电容。 建议单板上采用单独的 DC-DC 或者 LDO 电路为 DDR3/DDR2 颗粒和 Hi3518 DDRC 1.5V/1.8V 电源管脚供电。通过 1kΩ电阻（精度±1%）分压为 DDR3/DDR2 （0.75V/0.9V）颗粒的 Vref 和 Hi3518 DDRC 参考电源管脚 Vref 供电，每个电源管脚和 参考电源管脚旁边放 1 个 0.1uF 的去耦电容。 DDR3 电源分压网络参考设计如图 1-8 所示。DDR2 电源分压网络设计和图 1-8 类似， 不同的是电源电压变为 1.8V。注意 VREFCA 与 VREFDQ 需独立供电。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-10 图1-8 DDR3电源分压网络参考设计图（颗粒端） 1.2.4 PLL电源设计 建议 PLL 电源利用磁珠进行隔离设计，具体电路设计请参考 Hi3518A DMEB 板原理 图。 1.2.5 注意事项 电源设计的其他注意事项如下： z 各模块电源的要求请参考芯片手册中的电性能参数，保证电源输出电压加上纹波 噪声仍然满足芯片的需求。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-11 1.3 外围接口设计建议 1.3.1 USB接口 USB电源设计建议 模拟电源 AVDD33_USB 要求与数字电源隔离，推荐采用平面方式，以减小寄生效 应、耦合噪声和供电阻抗，并在芯片邻近管脚摆放的滤波电容。 数字电源和地 DVDD12_USB/DVSS_USB 也应避免受干扰，尽量使用短而宽的走线。 USB保护电路设计建议 为了满足 ESD 保护等要求，在电路设计时需要考虑在 USB 电路上设计保护电路。为 了避免保护器件对 USB 走线信号造成影响，并能够达到良好的保护效果，建议 PCB 设计时采用如下原则： z 保护器件建议紧靠 USB 连接器端口放置。 z 保护器件建议选用低寄生电容的 TVS 管保护器件，击穿电压 8kV，相应时间小于 1ns。 z 建议 USB2.0 高速端口保护器件的寄生电容小于 1pF。 1.3.2 MAC接口 MAC接口设计 Hi3518 的 MAC 支持 RMII 和 MII 模式。两种模式的信号连接如图 1-9、图 1-10、图 1- 11 和图 1-12 所示。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-12 图1-9 MII模式下的信号连接图（时钟由Hi3518提供） EPHY_CLK Hi3518 MII_RXCK MII_RXD0 MII_RXD1 MII_RXD2 MII_RXD3 MII_RXDV MII_TXCK/RMII_CLK MII_TXD0 MII_TXD1 MII_TXD2 MII_TXD3 MII_TXEN MII_CRS MII_COL MDIO MDCK LAN8740 CLKIN RXCLK RXD0 RXD1 RXD2 RXD3 RXDV TXCK TXD0 TXD1 TXD2 TXD3 TXEN CRS COL/CRS_DV MDIO MDCK RXERMII_RXER MII_TXER 25MHz TXER 图1-10 MII模式下的信号连接图（时钟由外部提供） Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-13 图1-11 RMII模式下的信号连接图（时钟由Hi3518提供） Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-14 图1-12 RMII模式下的信号连接图（时钟由外部提供） MAC 所有信号为点对点拓扑结构（示例对接芯片为 LAN8740A）。建议 PCB 走线控制 在 6inch 以内。电阻匹配设计建议如下： z MDIO 需要接上拉电阻，电阻值为 4.7kΩ。 z TXD0～TXD3 信号和 Hi3518 端直连即可。 z MII 模式下，TXCK 信号在对接芯片端（即网口 PHY）端要串联 33Ω电阻。RMII 模式下，TXCK 复用为 RMII_CLK，需要在 Hi3518 端串联 33Ω电阻。 z RXD0～RXD3 信号和 Hi3518 端直连即可。 z RXCK 信号在对接芯片端（即网口 PHY）串联 33Ω电阻。 Dr aft Hi3518 硬件设计 用户指南 1 原理图设计建议 文档版本 00B01 (2012-08-15) 海思专有和保密信息 版权所有 © 深圳市海思半导体有限公司 1-15 1.3.3 音视频接口 模拟 DAC接口设计 Hi3518A 提供一组 Video DAC。Hi3518C 没有 Video DAC。 z Video DAC 的 VDAC_IOUT 作为 CVBS 信号的输出，在设计中，注意阻抗的匹 配；注意：VDAC_IOUT 管脚在设计上需要外接 75Ω电阻到地；详细设计请参见 Hi3518A DEMB 板原理图。 z 给 Video DAC 供电的 3.3V 电源注意与系统 3.3V 隔离并确保模拟 DAC 的 3.3V 电 源管脚有足够的滤波电容，详细设计请参见 Hi3518A DEMB 板原理图。 VI接口设计 在物理接口上，Hi3518 只有 1 个 VI（Vedio input）接口。 z VI0 支持视频 RAW DATA 数据输入，位宽最高 12bit，接口频率可达 74.25MHz。 z 对于 12bit 的 sensor，Raw data 按照顺序对接 Hi3518 芯片 VI0 接口即可（即 D0- D11）。 z 对于 10bit 的 sensor，Raw data 按照顺序对接 Hi3518 芯片 VI0 接口的任意 10bit， 推荐接 D2-D11。不使用的引脚推荐接一个 4.7kΩ的电阻到地。 VO接口设计 在物理接口上，Hi3518 只有 1 个 VO（Vedio ouput）接口。 z VOU 接口作为 BT1120 输出，位宽 16bit，接口频率可达到 74.25MHz； z VOU 接口没有外部行场同步信号，仅支持内同步。 z VOU 和 ETH 接口信号是复用的。如果使用 ETH 接口，则不能使用 VOU 接口； z 对于 BT1120 信号，高 8bit 是 Y（亮度）信号，低 8bit 是 C（色度）信号。 1.4 未使用管脚处理 未使用管脚处理建议如下： z 如果该引脚可以配置成 GPIO 功能，需要将该引脚设定为输出引脚，外部不需要 处理。 z 如果该引脚无法配置成 GPIO 功能，那需要将该引脚外接下拉电阻到地，阻值 4.7kΩ。 Dr aft Hi3518 硬件设计 用