Libero_Soc_11.2使用手册_ProASIC3系列

艾懋电子科技有限公司 Libero Soc 11.2开发软件快速入门 ---- ProASIC3系列使用手册 作者：李达 艾懋电子科技有限公司 目 录 1、SmartFusion2 概述................................................ 3 1.1 简介......................................................... 3 1.2 系统框图 .................................................... 3 1.3 主要特性描述 ................................................ 3 2、参考例程......................................................... 4 2.1 概述 ........................................................ 4 2.2 适用范围 .................................................... 4 2.2.1 适用的 Actel 器件系列................................... 4 2.3 FPGA 系列（不包含 ARM 系列）.................................. 5 2.3.1新建项目 ............................................... 5 2.3.2新建一个 HDL文件: ...................................... 6 2.3.3生成 HDL文件名字 ....................................... 7 2.3.4编译 ................................................... 8 2.3.5建立 smartdesign：..................................... 10 2.3.6配置时钟 .............................................. 12 2.3.7布局布线 .............................................. 13 2.2.8编译 .................................................. 14 2.3.8仿真 .................................................. 15 2.3.9配置 I/O............................................... 20 2.3.9.1 图像分配方式 .................................... 20 2.3.9.2 代码分配方式 .................................... 21 2.3.10硬件下载 ............................................. 23 备注............................................................... 24 艾懋电子科技有限公司 1、SmartFusion2 概述 1.1 简介 基于Flash架构的SmartFusion2是Microsemi的第四代65nm工艺的片上系统 产品，是满足工业、军事、航空、通信和医疗领域所亟需的高安全性、高可靠性 和极低功耗的SoC系统的唯一选择。 SmartFusion2基于Microsemi前三代Flash架构FPGA发展而来，保留了Flash 架构FPGA的所有优点，并提供用户超高安全性、超高可靠性、超低功耗、超高性 能。内部集成166 MHz的ARM®Cortex™-M3的硬核处理器；配合先进的安全处理加 速器，保护您的知识产权；在SRAM、PLL等片内外设基础上，集成了高速乘法器、 DDR2/3、CAN、USB、SerDes以及千兆以太网等高级外设，满足更高性能场合SoC 需求。 1.2 系统框图 图 1.1 系统框图 1.3 主要特性描述 (1) 高性能FPGA逻辑  5K到120K LUT； 艾懋电子科技有限公司  带有快速进位链的4输入LUT；  多达181个400MHz双端口SRAM（×18,×9,×4,×2,×1）；  多达185个三端口SRAM（两个读端口，一个写端口）；  高性能DSP单元，多达185个快速乘法单元（每个乘法单元包含一个18×18位乘法器 和一个44位累加器）。 (2) MSS(Microcontroller Subsystem单元)  ARM Cortex-M3硬核，主频高达166MHz；  64 KB嵌入SRAM(eSRAM)；  多达512 KB嵌入eNVM(Flash)；  10/100/1000Mbps以太网MAC；  USB 2.0 OTG（高达480Mbps）；  CAN控制器；  SPI、I2C、多功能UARTs(MMUART)等外设；  看门狗定时器；  两个32Bit定时器（可配置为1个64Bit定时器）；  两个DMA控制器：8通道PDMA(peripheral DMA)，传输MSS与外设数据；高速 HPDMA(High-performance DMA)，传输eSRAM与DDR数据。 (3) 高速内存接口  两个 DDRx 控制器：MSS DDR(MDDR)与 fabric DDR(FDDR)；  支持LPDDR/DDR2/DDR3；  支持最高133MHz时钟速率；  支持×16/×18/×32/×36模式；  支持SDRAM；  支持 SerDes 2、参考例程 2.1 概述 本参考例程主要讲解 Actel 系列 FPGA 的配置使用的方法，文中使用的语言 是 Verilog 硬件语言。 2.2 适用范围 2.2.1 适用的 Actel 器件系列 1、ProASIC3 系列 2、ProASIC3E 系列 3、ProASIC3L (including RT3PEL)系列 艾懋电子科技有限公司 4、IGLOO 系列 5、IGLOOe 系列 6、IGLOO PLUS 系列 其他系列请参照另一篇文档。 2.3 FPGA 系列（不包含 ARM 系列） 2.3.1 新建项目 1、点击工具栏上的 Project -> New Project（或者下图红色箭头所指） 会出 现下面所示的对话框： 2、Project Enable Block Creation：可以把你自己写的代码封装成一个 IPcore，可以用在 其他的系列上（一般用不到） Name : 输入项目名称 Location:选择保存路径 Prefered HDL type:选择所使用语言 Description ：可以让你的 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 中出现视图的形式（一般用不到） 3、Device Family:选择好器件系列 Die/Package/Speed: 设置硬件的型号/封装/速度等级 Core Voltage: 这部分主要根据型号进行核电压的设置，例如 V5 内核电压就是 艾懋电子科技有限公司 1.5V，V2 就是 1.2V Operating Conditions: 这个是选择芯片的应用等级，例如商业级、工业级 都设置好后，点 OK 完成工程的建立；进入下一步 2.3.2 新建一个 HDL 文件: 1、第一种方法，菜单栏方式 2、第二种方法，点击上面红色箭头所指的部分 艾懋电子科技有限公司 2.3.3 生成 HDL 文件名字 在弹出的对话框中选择编译的语言，输入名字： 可以开始输入你要实现的功能语言啦！ ///////////////////////////////////////////////////////////////////// ////////////////////////////// // Company: // // File: abc.v 艾懋电子科技有限公司 // File history: // : : // : : // : : // // Description: // // // // Targeted device: // Author: // ///////////////////////////////////////////////////////////////////// ////////////////////////////// //`timescale / module abc( clk,rst,a,a0); input clk,rst; output a,a0; reg a,a0; always @(posedge clk) if(!rst) a<=0; else a<=!a; always @(posedge clk) if(!rst) a0<=0; else a0<=!a0; endmodule 2.3.4 编译 鼠标左键选中 Synthesize，右键点击一下，在弹出的对话框中点击 RUN；当 你看到他的前面出现了绿色的对号，就证明已经编译成功啦! 艾懋电子科技有限公司 如果编译错误了，鼠标左键选中 Synthesize，右键点击下“Open Interactively”打开 Synthesize 的窗口，进行调试。 定位错误语句的方法：点击感叹号下面的数字（数字是几就代 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 有几个错误）， 点击一下下进入如下框图。 点击上图中的蓝色错误定位行，修改好代码后，点击保存后点击下图红色框图， 并回到 Synthesize 的窗口，点击“RUN”直到编译成功。 艾懋电子科技有限公司 编译成功后，关闭 Synthesize 的窗口，在出来一个提示窗口中，点击“yes to ALL”，返回 libero窗口后，会发现 Synthesize 的前面是一个对号。 2.3.5 建立 smartdesign： 1、双击 Create SmartDesign；在弹出的对话框中输入名字; 艾懋电子科技有限公司 2、将编译好的文件拖到右侧的画布上： 艾懋电子科技有限公司 2.3.6 配置时钟 1、内部 PLL 将上图红色框内的 PLL的 IP 拖入到右侧的画布内 点击“生成”按钮 艾懋电子科技有限公司 2.3.7 布局布线 连线如下图： 1、右键选中“CLKA”，在弹出的对话框中选择“Promote to Top level”； 2、右键选中“POWERDOWN”，在弹出的对话框中选择“Tie High”； 3、按住“ctrl”按键，左键选中“LOCK”和“rst”，右键在弹出对话框中选择 艾懋电子科技有限公司 “connect”； 4、按住“ctrl”按键，左键选中“GLA”和“clk”，右键在弹出对话框中选择“connect”； 5、右键选中“a”，在弹出的对话框中选择“Promote to Top level”； 6、右键选中“a0”，在弹出的对话框中选择“Promote to Top level”； 2.2.8 编译： 1、现将文件置顶 2、选择红色框图内的按钮： 艾懋电子科技有限公司 2.3.8 仿真 1、仿真主要是对代码进行仿真，首先将代码置顶，右键选择代码文件，选择“Set As Root” 2、新建 testbench文件 艾懋电子科技有限公司 3、系统会自动生成一个测试的文件，需要修改下测试代码，下面测试代码中红 色的部分是需要自己添加的（主要是根据需要测试哪些引脚就将哪些引脚连接出 来） ///////////////////////////////////////////////////////////////////// / // Created by Actel SmartDesign Mon Dec 09 23:23:50 2013 // Testbench Template // This is a basic testbench that instantiates your design with basic // clock and reset pins connected. If your design has special // clock/reset or testbench driver requirements then you should // copy this file and modify it. ///////////////////////////////////////////////////////////////////// / 艾懋电子科技有限公司 ///////////////////////////////////////////////////////////////////// ////////////////////////////// // Company: // // File: test.v // File history: // : : // : : // : : // // Description: // // // // Targeted device: // Author: // ///////////////////////////////////////////////////////////////////// ////////////////////////////// `timescale 1ns/100ps module test; parameter SYSCLK_PERIOD = 100; // 10MHz reg SYSCLK; reg NSYSRESET; wire div; wire div1; initial begin SYSCLK = 1'b0; NSYSRESET = 1'b0; end ///////////////////////////////////////////////////////////////////// / // Reset Pulse ///////////////////////////////////////////////////////////////////// / initial begin #(SYSCLK_PERIOD * 10 ) NSYSRESET = 1'b1; end ///////////////////////////////////////////////////////////////////// / // 10MHz Clock Driver 艾懋电子科技有限公司 ///////////////////////////////////////////////////////////////////// / always @(SYSCLK) #(SYSCLK_PERIOD / 2.0) SYSCLK <= !SYSCLK; ///////////////////////////////////////////////////////////////////// / // Instantiate Unit Under Test: abc ///////////////////////////////////////////////////////////////////// / abc abc_0 ( // Inputs .clk(SYSCLK), .rst(NSYSRESET), // Outputs .a( div), .a0( div1) // Inouts ); endmodule 4、记住项目的位置 选择 run.do，并设置仿真时间，并保存。 艾懋电子科技有限公司 5、设置仿真文件 选择上面红色框图中命令下的“Organize Stimulus Files”，设置之前修改的 testbech 为仿真文件 6、仿真结果 艾懋电子科技有限公司 7、仿真时间设置方式 设置好仿真时间后，点击上面红色箭头所指的命令进行仿真，退出后分配引脚。 2.3.9 配置 I/O 2.3.9.1 图像分配方式 1、将 smartdesign 文件置顶 艾懋电子科技有限公司 2、分配成功后，将其关闭，点击“Programming File”生成烧写文件，这种方 式已经成功，可以进行程序的下载啦！ 2.3.9.2 代码分配方式 首先请按照上面的步骤分配一下管脚，按照下面的方式输出参考文件，进行 后续的更改和配置。 艾懋电子科技有限公司 成功输出文件后，关闭当前窗口，回到初始界面，进行设置，选择“Mark as Used”， 后续添加后，选择保存进行编译。 # Actel Physical design constraints file # Version: v11.2 11.2.0.26 # Design Name: test # Input Netlist Format: edif # Family: ProASIC3 , Die: A3P250 , Package: 208 PQFP , Speed grade: STD # Date generated: Tue Dec 10 00:20:36 2013 # 艾懋电子科技有限公司 # IO banks setting # set_iobank Bank3 -vcci 3.30 -fixed no # # I/O constraints # set_io CLKA -iostd LVTTL -REGISTER No -RES_PULL None -pinname 2 -fixed yes set_io a -iostd LVTTL -REGISTER No -OUT_DRIVE 12 -SLEW High -RES_PULL None -SKEW Off -OUT_LOAD 35 -pinname 3 -fixed yes set_io a0 -iostd LVTTL -REGISTER No -OUT_DRIVE 12 -SLEW High -RES_PULL None -SKEW Off -OUT_LOAD 35 -pinname 4 -fixed yes 2.3.10 硬件下载 艾懋电子科技有限公司 备注 ACTEL FPGA 现推出几大系列器件： 1、以低功耗著称的 IGLOO 最低功耗可以到 3微瓦； 2、以低成本著称的 nano； 3、以单芯片著称的 SmartFusion2,集成有 Cortex-M3的硬核、AD/DA电路，以及 它的升级版带 DSP、DDR2/3控制器、PCIE、USB OTG、CAN总线等外设； 4、目前己广泛应用与工业与消费类多年的 ProASIC3. ACTEL的器件相对与其它厂商的 FPGA主要有五大特点： 1、单芯片，不需要外部配置芯片； 2、上电即行，没有上电加载时间； 3、低功耗，电源设计简单明了，只有 1.2V/1.5V 内核电压与 3.3V IO 电压； 4、安全性，不用担心设计被别人破解； 5、可靠性，ACTEL FPGA 的 IO CDM（ACTEL独有）可以防止高达 500V 的电压而 且 IO 在任何时候都是可控的不会状态不定，具有较强的抗电磁干扰； 艾懋电子科技有限公司是 ACTEL 的代理商，提供全部的产品、设计与技术支持 服务 艾懋电子科技有限公司（Acromax）是一家致力于半导体元器件的代理商，目前 己在全国的主要城市如上海、深圳、北京、南京、广州、成都有设立相应的公司 与办事处；公司以客户的需求为导向，配有专业的技术支持团队，愿与用户一起 成长。代理的产品有 FPGA、IGBT/MOSFET、TVS、RF、DC/DC、MCU、POE、智能手 机芯片等 邮箱: Bruce.li@acromaxinc.com 祝工作顺利、身体健康！ 1、SmartFusion2 概述 1.1简介 1.2 系统框图 1.3 主要特性描述 2、参考例程 2.1 概述 2.2 适用范围 2.2.1 适用的Actel器件系列 2.3 FPGA系列（不包含ARM系列） 2.3.1新建项目 2.3.2新建一个HDL文件: 2.3.3生成HDL文件名字 2.3.4编译 2.3.5建立smartdesign： 2.3.6配置时钟 2.3.7布局布线 2.3.8仿真 2.3.9配置I/O 2.3.9.1 图像分配方式 2.3.9.2 代码分配方式 2.3.10硬件下载 备注