FPGA期末复习大题库题库

《FPGA期末复习大 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 库》班级：电气N132姓名：学号：成绩：1．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。AA.软IPB.固IPC.硬IPD.都不是2．综合是EDA 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 流程的关键步骤，在下面对综合的描述中，_________是错误的。DA.综合就是把抽象设计层次中的一种 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的 要求 对教师党员的评价套管和固井爆破片与爆破装置仓库管理基本要求三甲医院都需要复审吗 ，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。3．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。A.FPGA是基于乘积项结构的可编程逻辑器件；B.FPGA是全称为复杂可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4．进程中的变量赋值语句，其变量更新是_________。AA.立即完成；B.按顺序完成；C.在进程的最后完成；D都不对。5．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。DA.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。6．不完整的IF语句，其综合结果可实现________。AA.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路7．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A.①③⑤B.②③④C.②⑤⑥D.①④⑥8．下列标识符中，__________是不合法的标识符。BA.State0B.9moonC.Not_Ack_0D.signall9．关于VHDL中的数字，请找出以下数字中最大的一个：__________。AA.2#1111_1110#B.8#276#C.10#170#D.16#E#E110．下列EDA软件中，哪一个不具有逻辑综合功能：________。BA.Max+PlusIIB.ModelSimC.QuartusIID．Synplify11综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。CA.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；C.综合是纯软件的转换过程，与器件硬件结构无关；D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。12基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。B①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③①B.①②C.④⑤D.④②13下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的______。BA原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B原理图输入设计方法无法对电路进行功能描述；C原理图输入设计方法一般是一种自底向上的设计方法；D原理图输入设计方法也可进行层次化设计。14在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是_______。AAPROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B敏感信号参数表中，应列出进程中使用的所有输入信号；C进程由说明部分、结构体部分、和敏感信号参数表三部分组成；D当前进程中声明的信号也可用于其他进程。15嵌套使用IF语句，其综合结果可实现________。AA带优先级且条件相与的逻辑电路；B条件相或的逻辑电路；C三态控制电路；D双向控制电路。16电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：___________。AA.资源共享B.流水线设计C.寄存器配平D.关键路径法17在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的________。DAidata<=16#20#;Bidata<=32;Bidata<=16#A#E1;Cidata<=B#1010#;18.下列EDA软件中，哪一不具有时序仿真功能：________。DAMax+PlusIIBQuartusIICModelSimDSynplify19IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。DA.瘦IPB.固IPC.胖IPD.都不是20进程中的信号赋值语句，其信号更新是___C____。A按顺序完成；B比变量更快完成；C在进程的最后完成；D都不对。21大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__CD_____。A.CPLD是基于查找表结构的可编程逻辑器件；B.CPLD即是现场可编程逻辑器件的英文简称；C.早期的CPLD是从GAL的结构扩展而来；D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构；22综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，____A_____是正确的。A综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；B综合是纯软件的转换过程，与器件硬件结构无关；C为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。D综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；23IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为______D____。A提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；B提供设计的最总产品----模型库；C以网表文件的形式提交用户，完成了综合的功能块；D都不是。24基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→___D_____→综合→适配→__________→编程下载→硬件测试。①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定A．③①B.⑤②C.④⑤D.①②25在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是__C_____。APROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C进程由说明部分、结构体部分、和敏感信号三部分组成；D当前进程中声明的变量不可用于其他进程。26电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：__________。BA.流水线设计B.串行化C关键路径法D.寄存器配平27在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0to127，下面哪个赋值语句是正确的______。CAidata:=32;Bidata<=16#A0#;Cidata<=16#7#E1;Didata:=B#1010#;28关于VHDL中的数字，请找出以下数字中最大的一个：__________。AA.2#1111_1110#B.8#276#C.10#170#D.16#E#E129．下列EDA软件中，哪一个不具有逻辑综合功能：________。BA.Max+PlusIIB.ModelSimC.QuartusIID.Synplify30．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。B①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法A.①③⑤B.②③④C.②⑤⑥D.①④⑥31．下列标识符中，__________是不合法的标识符。BA.State0B.9moonC.Not_Ack_0D.signall32．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。BA.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。33．嵌套的IF语句，其综合结果可实现______。DA.条件相与的逻辑B.条件相或的逻辑C.条件相异或的逻辑D.三态控制电路34．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。DA.idata<=“00001111”;B.idata<=b”0000_1111”;C.idata<=X”AB”;D.idata<=B”21”;35．在VHDL语言中，下列对时钟边沿 检测 工程第三方检测合同工程防雷检测合同植筋拉拔检测方案传感器技术课后答案检测机构通用要求培训 描述中，错误的是____。DA.ifclk’eventandclk=‘1’thenB.iffalling_edge(clk)thenC.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then36．请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于____CA.ROMB.CPLDC.FPGAD.GAL37下列是EDA技术应用时涉及的步骤：A.原理图/HDL文本输入;B.适配;C.时序仿真;D.编程下载;E.硬件测试;F.综合请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程：A→___F___→___B__→____C___→D→___E____38PLD的可编程主要基于A.LUT结构或者B.乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA基于____A_____CPLD基于____B_____39在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于A.FPGAB.CPLD两类器件：一位热码状态机编码方式适合于____A____器件；顺序编码状态机编码方式适合于____B____器件；40下列优化方法中那两种是速度优化方法：___B__、__D__A.资源共享B.流水线C.串行化D.关键路径优化41基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________DA．①②③④B.②①④③C．④③②①D．②④③①42．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于固IP的正确描述为：__________DA．提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B．提供设计的最总产品——模型库C．以可执行文件的形式提交用户，完成了综合的功能块D．都不是43．下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________BA．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B．原理图输入设计方法一般是一种自底向上的设计方法C．原理图输入设计方法无法对电路进行功能描述D．原理图输入设计方法不适合进行层次化设计44．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______DA．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成45对于信号和变量的说法，哪一个是不正确的：_________AA．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样46下列状态机的状态编码，_________方式有“输出速度快、难以有效控制非法状态出现”这个特点。AA．状态位直接输出型编码B．一位热码编码C．顺序编码D．格雷编码47．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______DA．IEEE库B．VITAL库C．STD库D．WORK工作库48．下列4个VHDL标识符中正确的是：_______BA．10#128#B．16#E#E1C．74HC124D．X_1649．下列语句中，不属于并行语句的是：_______BA．进程语句B．CASE语句C．元件例化语句D．WHEN…ELSE…语句50基于EDA软件的FPGA/CPLD设计流程，以下流程中哪个是正确的：_____CA.原理图/HDL文本输入→适配→综合→时序仿真→编程下载→功能仿真→硬件测试B.原理图/HDL文本输入→功能仿真→综合→时序仿真→编程下载→适配→硬件测试C.原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试D.原理图/HDL文本输入→适配→时序仿真→编程下载→功能仿真→综合→硬件测试51综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，________是错误的。AA.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程,并且该过程与器件硬件结构无关B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束C.综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过程，映射结果不唯一D.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件52．FPGA的可编程是主要基于什么结构：________AA.查找表（LUT）B.ROM可编程C.PAL可编程D.与或阵列可编程53IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为：________DA.胖IPB.瘦IPC.硬IPD.都不是54．串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：_________CA.面积优化方法，同时有速度优化效果B.速度优化方法，不会有面积优化效果C.面积优化方法，不会有速度优化效果D.速度优化方法，可能会有面积优化效果55在VHDL语言中，下列对时钟边沿检测描述中，错误的是：________BA.ifclk'eventandclk='1'thenB.ifclk'stableandnotclk='1'thenC.ifrising_edge(clk)thenD.ifnotclk'stableandclk='1'then56状态机编码方式中，哪种编码速度较快而且输出没有毛刺？________CA.一位热码编码B.格雷码编码C.状态位直接输出型编码D.都不是57不完整的IF语句，其综合结果可实现：________DA.三态控制电路B.条件相或的逻辑电路C.双向控制电路D.时序逻辑电路58以下对于进程PROCESS的说法，正确的是：_______CA.进程之间可以通过变量进行通信B.进程内部由一组并行语句来描述进程功能C.进程语句本身是并行语句D.一个进程可以同时描述多个时钟信号的同步时序逻辑59．关于VHDL中的数字，请找出以下数字中数值最小的一个：_________CA.2#1111_1110#B.8#276#C.10#170#D.16#E#E11CPLD复杂可编程逻辑器件2.HDL硬件描素语言3.LUT查找表4.ASIC专用集成电路5.SOC单芯系统6JTAG联合测试行动小组（边界标捕）7VHDL超高速集成电路硬件描述语言8FPGA现场可编程门阵列9RTL寄存器传输级10SOPC可编程片上系统11SOPC单芯可编程系统12EAB嵌入式阵列块13LPM参数可定制宏模块库14UART串口（通用异步收发器）15ISP在系统编程16IEEE电子电气工程师协会17LAB逻辑阵列块18GAL通用阵列逻辑19IP知识产权20HDL硬件描素语言21EDA电子设计自动化22Synthesis综合23PCB印刷电路板24RTL寄存器传输级25LPM参数可设置模块库26FSM有限状态机程序填空下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，试补充完整。libraryieee;useieee.std-logic-1164.all;entitysreg8bisport(clk,rst:instd_logic;load,en:instd_logic;din:in__std_logic-vecter___(7downto0);qb:outstd_logic);endsreg8b;architecturebehavofsreg8bissignalreg8:std_logic_vector(7downto0);beginprocess(clk,rst,load,en)beginifrst='1'then――异步清零reg8<=(lethers=>’0’);elsifclk’eventandclk=’1’then――边沿检测ifload='1'then――同步置数reg8<=din;elsifen='1'then――移位使能reg8(6downto0)<=reg8(7downto1);endif;__endif_;endprocess;qb<=_reg8(0)_;――输出最低位endbehav;下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。--N-bitUpCounterwithLoad,CountEnable,and--AsynchronousResetlibraryieee;useIEEE.std_logic_1164.all;useIEEE.__std_logic_unsigned___.all;useIEEE.std_logic_arith.all;entitycounter_nis_generic_(width:integer:=8);port(data:instd_logic_vector(width-1downto0);load,en,clk,rst:___in___std_logic;q:outstd_logic_vector(___width-_1_downto0));endcounter_n;architecturebehaveof__counter___issignalcount:std_logic_vector(width-1downto0);beginprocess(clk,rst)beginifrst='1'thencount<=__others=>’0’____;――清零elsif___clk’eventandclk=‘1’_____then――边沿检测ifload='1'thencount<=data;____elsif_______en='1'thencount<=count+1;__if_______;endif;endprocess;___q<=count_____endbehave;下面程序是n输入与门的VHDL描述，试补充完整。LIBRARYIEEE;--8位分频器程序设计USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.__STD_LOGIC_UNSIGNED_____.ALL;ENTITYPULSEISPORT(CLK:INSTD_LOGIC;D:IN__STD_LOGIC_VECTOR______(7DOWNTO0);FOUT:OUTSTD_LOGIC);END;ARCHITECTUREoneOF__PULSE__ISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)____VARIABLE__CNT8:STD_LOGIC_VECTOR(__7___DOWNTO0);BEGINIF___CLK’EVENTANDCLK=‘1’____THENIFCNT8="11111111"THENCNT8___:=D__;--当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL<='1';--同时使溢出标志信号FULL输出为高电平ELSECNT8__:=CNT8+1____;--否则继续作加1计数FULL<='0';--且输出溢出标志信号FULL为低电平ENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(__FULL__)VARIABLECNT2:STD_LOGIC;BEGINIFFULL'EVENTANDFULL='1'THENCNT2__<=NOTCNT2__;--如果溢出标志信号FULL为高电平，D触发器输出取反IFCNT2='1'THENFOUT<='1';ELSEFOUT<='0';ENDIF;ENDIF;ENDPROCESSP_DIV;END;下面程序是一个10线－4线优先编码器的VHDL描述，试补充完整。LIBRARY____IEEE__;USEIEEE.___STD_LOGIC_1164__.ALL;ENTITYcoderISPORT(din:INSTD_LOGIC_VECTOR(__9DOWNTO0_);output:__OUT__STD_LOGIC_VECTOR(3DOWNTO0));ENDcoder;ARCHITECTUREbehavOF_CODER__ISSIGNALSIN:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(___DIN__)BEGINIF(din(9)='0')THENSIN<="1001";_ELSIF(din(8)=’0’)_THENSIN<="1000";ELSIF(din(7)='0')THENSIN<="0111";ELSIF(din(6)='0')THENSIN<="0110";ELSIF(din(5)='0')THENSIN<="0101";ELSIF(din(4)='0')THENSIN<="0100";ELSIF(din(3)='0')THENSIN<="0011";ELSIF(din(2)='0')THENSIN<="0010";ELSIF(din(1)='0')THENSIN<="0001";ELSE__SIN<=“0000”__;____ENDIF__ENDPROCESS；_Output<=sin_；ENDbehav;下面程序是8位通用寄存器的VHDL描述，试补充完整。LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;ENTITYunicntrISPORT(clock,serinl,serinr:INStd_logic;--serialinputsmode:INStd_logic_vector(2DOWNTO0);--modecontroldatain:INStd_logic_vector(7DOWNTO0);--parallelinputsdataout:outStd_logic_vector(7DOWNTO0));--paralleloutputsENDunicntr;ARCHITECTUREbhvOFunicntrISSIGNALint_reg:Std_logic_vector(7DOWNTO0);BEGINPROCESS(clock,datain,serinl,serinr)BEGINIFrising_edge(clock)THENCASEmodeISWHEN"000"=>int_reg<=other=〉‘0’;--resetWHEN"001"=>int_reg<=datain;--parallelloadWHEN"010"=>int_reg<=int_reg+1;--countupWHEN"011"=>int_reg<=int_reg-1;--countdownWHEN"100"=>int_reg<=int_reg(6DOWNTO0)&serinr;--shiftleftWHEN"101"=>int_reg<=serinr&int_reg(7DOWNTO1);--shiftrightWHENother=>NULL;ENDCASE;ENDIF;ENDPROCESS;Datout<=intreg;--connectinternalregistertodataoutportENDbhv;下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。--N-bitUpCounterwithLoad,CountEnable,and--AsynchronousResetlibraryieee;useIEEE.std_logic_1164.all;useIEEE._std_logic_unsigned_.all;useIEEE.std_logic_arith.all;entitycounter_nis__generic__(width:integer:=8);port(data:instd_logic_vector(width-1downto0);load,en,clk,rst:___in____std_logic;q:outstd_logic_vector(__width-1__downto0));endcounter_n;architecturebehaveof_counter_n_issignalcount:std_logic_vector(width-1downto0);beginprocess(clk,rst)beginifrst='1'thencount<=___others=>‘0’___;――清零elsif__lk’eventandclk=‘1’___then――边沿检测ifload='1'thencount<=data;___elsif__en='1'thencount<=count+1;___if_____endif;endprocess;_q<=count___endbehave;下面程序是一个16位数控分频器的VHDL描述，试补充完整。__library__IEEE;USEIEEE.STD_LOGIC_1164.ALL;USE___IEEE.STD_LOGIC_unsigeed.all__________;ENTITYPULSE16ISPORT(CLK:INSTD_LOGIC;LOAD:INSTD_LOGIC;D:IN__STD_LOGIC_vector(15DOWNTO0)___;FOUT:OUTSTD_LOGIC);END;__architecture____oneOFPULSE16ISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)_variable__CNT16:STD_LOGIC_VECTOR(15DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIF________________THEN--LOAD高电平置数CNT16:=D;FULL<='0';ELSEIFCNT16="1111111111111111"THENCNT16:=D;FULL<='1';ELSECNT16:=__cnt16+1______;--计数加1FULL<='0';ENDIF;ENDIF;_____endif______;ENDPROCESSP_REG;P_DIV:PROCESS(___full_____)--溢出信号为敏感信号VARIABLECNT2:STD_LOGIC;BEGINIF____full’eventandfull=’1’___THEN--FULL上升沿判断CNT2:=NOTCNT2;FOUT<=CNT2;ENDIF;ENDPROCESSP_DIV;END;以下程序是一个BCD码表示0～99计数器的VHDL描述，试补充完整。libraryieee;useieee.std_logic_1164.all;use__ieee.std_logic_unigned.all_________;entitycnt100bisport(clk,rst,en:instd_logic;cq:outstd_logic_vector(7downto0);--计数输出cout:outstd_logic);--进位输出endentitycnt100b;___archiecture_____bhvofcnt100bisbeginprocess(clk,rst,en)__variable_______cqi:std_logic_vector(7downto0);beginifrst='1'thencqi:=__others=>’0’______;--计数器清零复位elseif___clk’eventandclk=’1’____then--上升沿判断ifen='1'thenifcqi(3downto0)<"1001"then--比较低4位____cqi=cqi+1__________;--计数加1elseifcqi(7downto4)<"1001"then--比较高4位cqi:=cqi+16;elsecqi:=(others=>'0');endif;___cqi(3downto0=”0000”____;--低4位清零endif;endif;___endif______;endif;ifcqi=___“10011001”____then--判断进位输出cout<='1';elsecout<='0';endif;_cq<=cqi_____;endprocess;endarchitecturebhv;、VHDL程序设计：（15分）设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。MUXSEL(1:0)AIN(1:0)BIN(1:0)COUT(1:0)SELCOUT00011011OTHERSAorBAxorBAnorBAandB“XX”(a)用if语句。(b)用case语句。(c)用whenelse语句。Libraryieee;Useieee.std_logic_1164.all;EntitymymuxisPort(sel:instd_logic_vector(1downto0);--选择信号输入Ain,Bin:instd_logic_vector(1downto0);--数据输入Cout:outstd_logic_vector(1downto0));Endmymux;ArchitectureoneofmymuxisBeginProcess(sel,ain,bin)BeginIfsel=“00”thencout<=ainorbin;Elsifsel=“01”thencout<=ainxorbin;Elsifsel=“10”thencout<=ainandbin;Elsecout<=ainnorbin;Endif;Endprocess;Endone;ArchitecturetwoofmymuxisBeginProcess(sel,ain,bin)BeginCaseseliswhen“00”=>cout<=ainorbin;when“01”=>cout<=ainxorbin;when“10”=>cout<=ainandbin;whenothers=>cout<=ainnorbin;Endcase;Endprocess;Endtwo;ArchitecturethreeofmymuxisBeginCout<=ainorbinwhensel=“00”elseAinxorbinwhensel=“01”elseAinandbinwhensel=“10”elseainnorbin;Endthree;根据原理图写出相应的VHDL程序：（15分）Libraryieee;Useieee.std_logic_1164.all;EntitymycirisPort(din,clk:instd_logic;Qout:outstd_logic);Endmycir;ArchitecturebehaveofmycirisSignala,b,c;BeginQout<=cnand(axorb);Process(clk)BeginIfclk’eventandclk=‘1’thenA<=din;B<=A;C<=B;Endif;Endprocess;Endbehave;根据原理图写出相应的VHDL程序：（10分）六、根据原理图写出相应的VHDL程序：（10分）Libraryieee;Useieee.std_logic_1164.all;EntitymycirisPort(A,B,clk:instd_logic;Qout:outstd_logic);Endmycir;ArchitecturebehaveofmycirisSignalta,tb,tc;Begintc<=tanandtb;Process(clk)BeginIfclk’eventandclk=‘1’thenTa<=A;Tb<=B;Endif;Endprocess;Process(clk,tc)BeginIfclk=‘1’thenQout<=c;Endif;Endprocess;Endbehave;阅读下列VHDL程序，画出原理图（RTL级）：（10分）libraryieee;useieee.std_logic_1164.all;entitylfsrisport(clk:instd_logic;clr:instd_logic;d:instd_logic;mout:outstd_logic);endlfsr;architecturertloflfsrissignalsreg:std_logic;beginshift_p:process(clk,clr)variables:std_logic;beginifclr='1'thens:=’0’;elsifrising_edge(clk)thens:=sregxor(notd);endif;sreg<=s;endprocess;mout<=sreg;endrtl;、写VHDL程序：（20分）1．设计一个3-8译码器输入端口：din输入端，位宽为3位EN译码器输出使能，高电平有效输出端口：xout译码器输出，低电平有效LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDECODE3_8ISPORT(DIN:INSTD_LOGIC_VECTOR(2DOWNTO0);EN:INSTD_LOGIC;XOUT:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDDECODE3_8;ARCHITECTUREONEOFDECODE3_8ISBEGINPROCESS(DIN,EN)BEGINIFEN=‘1’THENIFDIN=“111”THENXOUT<=“11111110”;ELSIFDIN=“110”THENXOUT<=“11111101”;ELSIFDIN=“101”THENXOUT<=“11111011”;ELSIFDIN=“100”THENXOUT<=“11110111”;ELSIFDIN=“011”THENXOUT<=“11101111”;ELSIFDIN=“010”THENXOUT<=“11011111”;ELSIFDIN=“001”THENXOUT<=“10111111”;ELSEXOUT<=“11111011”;ENDIF;ENDPROCESS;ENDONE;2.看下面原理图，写出相应VHDL描述DQDFFDQDFFORyoutOUTPUTxinINPUTclkINPUTLIBARRYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMYCIRISPORT(XIN,CLK:INSTD_LOGIC;YOUT:OUTSTD_LOGIC);ENDMYCIR;ARCHITECTUREONEOFMYCIRISSIGNALA,B,C;BEGINB<=XINORA;PROCESS(CLK)BEGINIFCLK’EVENTANDCLK=‘1’THENA<=C;C<=B;ENDIF;ENDPROCESS;YOUT<=C;ENDONE;阅读下列VHDL程序，画出相应ＲＴＬ图：（10分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYthreeISPORT(clk,d:INSTD_LOGIC;dout:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFthreeISSIGNALtmp:STD_LOGIC;BEGINP1:PROCESS(clk)BEGINIFrising_edge(clk)THENTmp<=d;dout<=tmp;ENDIF;ENDPROCESSP1;ENDbhv;2.看下面原理图，写出相应VHDL描述Libraryieee;Useieee.std_logic_1164.all;EntitymycirisPort(ain,bin,clk:instd_logic;Cout:outstd_logic);Endmycir;ArchitectureoneofmycirisSignaltb,tc;BeginProcess(clk)beginIfclk’eventandclk=‘1’thentb<=bin;endif;Endprocess;Process(clk,tc)beginIfclk=‘1’thencout<=tc;endif;Endprocess;Tc<=ainxortb;Endone;五、阅读下列VHDL程序，画出原理图（RTL级）：（10分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYthreeISPORT(clk,d:INSTD_LOGIC;dout,e:OUTSTD_LOGIC);END;ARCHITECTUREbhvOFthreeISSIGNALtmp:STD_LOGIC;BEGINP1:PROCESS(clk)BEGINIFrising_edge(clk)THENTmp<=d;dout<=nottmp;ENDIF;ENDPROCESSP1;e<=tmpxord;ENDbhv;六、写VHDL程序：（20分）1．设计一个N输入的并入串出左移移位寄存器参数：N并行输入数据位宽为N输入端口：DIN并行输入数据LOAD装载信号，高电平装载CLK时钟信号输出端口：YOUT移位输出，1位6、阅读下列VHDL程序，画出相应ＲＴＬ图：（10分）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYTRISISPORT(CONTROL:INSTD_LOGIC;INN:INSTD_LOGIC;Q:INOUTSTD_LOGIC;Y:OUTSTD_LOGIC);ENDTRIS;ARCHITECTUREONEOFTRISISBEGINPROCESS(CONTROL,INN,Q)BEGINIF(CONTROL='0')THENY<=Q;Q<='Z';ELSEQ<=INN;Y<='Z';ENDIF;ENDPROCESS;ENDONE;1.试描述一个带进位输入、输出的8位全加器端口：A、B为加数，CIN为进位输入，S为加和，COUT为进位输出LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADDER8ISPORT(A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);CIN:INSTD_LOGIC;COUT:OUTSTD_LOGIC;S:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDADDER8;ARCHITECTUREONEOFADDER8ISSIGNALTS:STD_LOGIC_VECTOR(8DOWNTO0);BEGINTS<=(‘0’&A)+(‘0’&B)+CIN;S<=TS(7DOWNTO0);COUT<=TS(8);ENDONE;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMYCIRISPORT(A,CLK:INSTD_LOGIC;C,B:OUTSTD_LOGIC);ENDMYCIR;ARCHITECTUREBEHAVOFMYCIRISSIGNALTA:STD_LOGIC;BEGINPROCESS(A,CLK)BEGINIFCLK’EVENTANDCLK=‘1’THENTA<=A;B<=TA;C<=AANDTA;ENDIF;ENDPROCESS;ENDBEHAV;七、综合题：（20分）（一）已知状态机状态图如图a所示；完成下列各题：图a状态图图b状态机结构图1.试判断该状态机类型，并说明理由。该状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系，outa是时钟clk的同步时序逻辑。st0st1st2st3in_a=“00”in_a/=“00”in_a=“01”in_a/=“01”in_a=“11”in_a/=“11”in_a=“11”in_a/=“11”out_a<=“0101”;out_a<=“1000”;out_a<=“1100”;out_a<=“1101”;REGCOMclkresetin_aout_ac_staten_state2.根据状态图，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。Libraryieee;Useieee.std_logic_1164.all;EntitymoorebisPort(clk,reset:instd_logic;Ina:instd_logic_vector(1downto0);Outa:outstd_logic_vector(3downto0));Endmooreb;ArchitectureoneofmoorebisTypems_stateis(st0,st1,st2,st3);Signalc_st,n_st:ms_state;BeginProcess(clk,reset)BeginIfreset=‘1’thenc_st<=st0;Elsifclk&rsquo