Virtuoso软件的使用技巧

Virtuoso软件的使用技巧 1、Virtuoso简介 2、如何正确进入Virtuoso 3、 电路 模拟电路李宁答案12数字电路仿真实验电路与电子学第1章单片机复位电路图组合逻辑电路课后答案 图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真主要内容 Cadence公司的Virtuoso是一个适用于高级模拟、混合信号、射频和定制数字 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 的定制设计平台，并可以提供深亚微米(45nm)的数字元件特性验证. Virtuoso的主要功能有：1、绘制电路图2、绘制版图3、模拟电路的仿真分析(specture) Virtuoso其他功能：Verilog-Editor、VerilogA-Editor、VHDL-Editor、VHDLAMS-Editor、Graphics-Editor、Text-Editor* 1、Virtuoso简介 2、如何正确进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真主要内容 ExceedBroadcast→选择用户设置环境变量：setenvDISPLAYIP:0打开icfb使icfb和终端可以同时使用*Tools→LibraryManager新建库：File→New→Library*File→New→CellView*Tool:Composer-Schematic 1、Virtuoso简介 2、如何正确进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真主要内容添加元件*修改元件属性每次重新打开电路图都要进行设置。连线需要注意：1、规则2、快捷*Checkandsave添加管脚需要注意：1、命名2、方向Makeasymbol：Design→CreateCellview→FromPinList管脚命名必须与电路图中一致*调用生成的模块常用的快捷键i(instance)：插入元件f(fullscreen)：全屏幕w(wire)：连线p(pin):加管脚q(quality):编辑属性e：进入下一层模块ctrl+e：返回上一层模块[:缩小两倍]:放大两倍 1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真主要内容仿真环境：Tools→AnalogEnvironment添加库文件：Setup→ModelLibrariesBrowse→Add设定仿真参数:Analyses→Choose**节点电流：Outputs→ToBeSavedSelectOnSchematic保存仿真参数：Session→Savestatenetlistandrun与runsimulation→Outputlog瞬态/静态电压、瞬态/静态电流、幅度、相位、工作状态……*仿真结果的测量 1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真主要内容必须确保绘制版图需要的工艺文件与版图所在的库是在同一个目录下的Options→Display→Minorspacing*LSW AV(allvisible)；NV(nonvisible)； AS(allselectable)；NS(nonselectable)。常用的快捷键 r：绘制长方形 c：copy F4：part/full s：stretch o：添加contact或via i：调用模块 q：修改属性 k：尺 shift+k：取消所有尺 l：加label x/shift+x：进入底层模块 shift+b：返回顶层模块 shift+z：缩小一半 ctrl+z：增大两倍 p：path shift+c：chop F3：改变操作属性 shift+f：显示具体层 ctrl+f：显示模块 u：undo* 1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真主要内容 版图的设计错误可以分成两类： 违反几何设计规则的错误——检查工具DRC(DesignRulesCheck)。 版图与原理图一致性的错误——检查工具LVS(LayoutversusSchematic)。*在集成电路掩模制造过程中由于制造设备等的分辨能力的限制，要求版图的几何图形满足一定的尺寸要求。为此对每个工艺线都会制定相应的几何设计规则，如果违反这些规则，就会导致芯片无功能或成品率下降。在版图设计过程中可能出现电路连接性错误和电学性能上的错误，如短路、开路、悬空端和孤立节点、逻辑功能不正确、电路参数不正确等。Calibre→RunDRCRules→RunDRC*查找错误LVS(Layoutvs.Schematic)Inputthenetlist*由版图生成.gds文件thereisnoerrorsandwarningmessages*LVS-1LVS-1RunLVSLVS-2 111#addfull/relativepathtoreplacexxx 112setenvSOURCE_PATH"/home/zhaozhe/lvs_as/op_schematic" 113#setenvSOURCE_PATH"mpw_08" 114#setenvSOURCE_PATH"good" 115 116#addschematictopcellnametoreplacexxx 117setenvSOURCE_PRIMARY"opamp" 118 119#setenvSOURCE_PRIMARY"top_ma" 120#setenvSOURCE_PRIMARY"HDPWM_top_with_buffer" 121#setenvSOURCE_PRIMARY"dual_vco_top" 122#setenvSOURCE_PRIMARY"dual_vco_vc_gen" 123 124#addfull/relativepathtoreplacexxx 125setenvLAYOUT_PATH"/home/zhaozhe/lvs_as/OP_CL_3p.calibre.gds" 126#setenvLAYOUT_PATH"mpw_08.gds" 127#setenvLAYOUT_PATH"../gdsDPWM/dual_vco_top.gds" 128 129#addlayouttopcellnametoreplacexxx 130setenvLAYOUT_PRIMARY"OP_CL_3p" 131#setenvLAYOUT_PRIMARY"mpw_08" 132#setenvLAYOUT_PRIMARY"HDPWM_top_with_buffer"./nameofrules 1、Virtuoso简介 2、如何进入Virtuoso 3、电路图的绘制 4、电路图的仿真与分析 5、版图的绘制 6、版图的验证DRC/LVS 7、版图后仿真主要内容Calibre→RunPEX***************在集成电路掩模制造过程中由于制造设备等的分辨能力的限制，要求版图的几何图形满足一定的尺寸要求。为此对每个工艺线都会制定相应的几何设计规则，如果违反这些规则，就会导致芯片无功能或成品率下降。在版图设计过程中可能出现电路连接性错误和电学性能上的错误，如短路、开路、悬空端和孤立节点、逻辑功能不正确、电路参数不正确等。*****