TMS320F2812中文手册

TMS320F2812中文手册 第1章 芯片结构及性能概述 TMS320C2000系列是美国TI公司推出的最佳测控应用的定点DSP芯片，其主流产品分为四个系列：C20x、C24x、C27x和C28x。C20x可用于通信设备、数字相机、嵌入式家 电设备等；C24x主要用于数字马达控制、电机控制、工业自动化、电力转换系统等。近年 来，TI公司又推出了具有更高性能的改进型C27x和C28x系列芯片，进一步增强了芯片的 接口能力和嵌入功能，从而拓宽了数字信号处理器的应用领域。 TMS320C28x系列是TI公司最新推出的DSP芯片，是目前国际市场上最先进、功能 最强大的32位定点DSP芯片。它既具有数字信号处理能力，又具有强大的事件管理能力 和嵌入式控制功能，特别适用于有大批量数据处理的测控场合，如工业自动化控制、电力 电子技术应用、智能化仪器仪表及电机、马达伺服控制系统等。本章将介绍TMS320C28x系列芯片的结构、性能及特点，并给出该系列芯片的引脚分布及引脚功能。 1.1 TMS320C28x 系列芯片的结构及性能 C28x系列的主要片种为TMS320F2810和TMS320F2812。两种芯片的差别是：F2812内含128K×16位的片内Flash存储器，有外部存储器接口，而F2810仅有64K×16位的片内Flash存储器，且无外部存储器接口。其硬件特征如表1-1所示。 表1-1 硬件特征 特 征 F2810 F2812 指令周期（150MHz） 6.67ns 6.67ns SRAM（16位/字） 18K 18K 3.3V片内Flash（16位/字） 64K 128K 片内Flash/SRAM的密钥 有 有 有 有 Boot ROM 掩膜ROM 有 有 外部存储器接口 无 有 事件管理器A和B（EVA和EVB） EVA、EVB EVA、EVB *通用定时器 4 4 *比较寄存器/脉宽调制 16 16 *捕获/正交解码脉冲电路 6/2 6/2 看门狗定时器 有 有 12位的ADC 有 有 *通道数 16 16 TMS320C28x系列DSP的CPU与外设（上） ?2? 续表 特 征 F2810 F2812 32位的CPU定时器 3 3 串行外围接口 有 有 串行通信接口（SCI）A和B SCIA、SCIB SCIA、SCIB 控制器局域网络 有 有 多通道缓冲串行接口 有 有 数字输入/输出引脚（共享） 有 有 外部中断源 3 3 核心电压1.8V 核心电压1.8V 供电电压 I/O电压3.3V I/O电压3.3V 封装 128针PBK 179针GHH，176针PGF 温度选择‡ A：-40? ~ +85? PGF和GHH PBK S：-40? ~ +125? 仅适用于TMS 仅适用于TMS 产品状况‡‡ 产品预览（PP） AI AI 高级信息（AI） （TMP）‡‡‡ （TMP）‡‡‡ 产品数据（PD） 注：‡ “S”是温度选择（-40? ~ +125?）的特征化数据，仅对TMS是适用的。 ‡‡ 产品预览（PP）：在开发阶段的形成和 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 中与产品有关的信息，特征数据和其他规格是设计的 目标。TI保留了正确的东西，更换或者终止了一些没有注意到的产品。 高级信息（AI）：在开发阶段的取样和试制中与新产品有关的信息，特征数据和其他规格用以改 变那些没有注意到的东西。 产品数据（PD）：是当前公布的数据信息，产品遵守TI的每项 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 保修规格，但产品加工不包 括对所有参数的测试。 ‡‡‡ TMP：最终的硅电路小片，它与器件的电气特性相一致，但是没有进行全部的品质和可靠性检测。 C28x系列芯片的主要性能如下。 1． 高性能静态CMOS（Static CMOS）技术 , 150MHz6.67ns （时钟周期）（最大） , 1.8VI/O3.3V 低功耗（核心电压，口电压） , Flash3.3V 编程电压 2． JTAG边界扫描（Boundary Scan）支持 3． 高性能的32位中央处理器（TMS320C28x） , 16×1632×32位位和位位乘且累加操作 , 16×16 位位的两个乘且累加 , Harvard Bus Architecture 哈佛总线结构（） 第1章 芯片结构及性能概述 ?3? , 强大的操作能力 , 迅速的中断响应和处理 , 统一的寄存器编程模式 , 4 可达兆字的线性程序地址 , 4 可达兆字的数据地址 , C/C++ 代码高效（用或汇编语言） , TMS320F24x/LF240x 与处理器的源代码兼容4． 片内存储器 , 8K×16Flash 位的存储器 , 1K×16OTP 位的型只读存储器 , L0L14K×16SARAM 和：两块位的单口随机存储器（） , H08K×16 ：一块位的单口随机存储器 , M0M11K×16 和：两块位的单口随机存储器5． 根只读存储器（Boot ROM）4K×16位 , Boot 带有软件的模式 , 标准的数学表 6． 外部存储器接口（仅F2812有） , 1MB 有多达的存储器 , 可编程等待状态数 , /Strobe Timing可编程读写选通计数器（） , 三个独立的片选端 7． 时钟与系统控制 , 支持动态的改变锁相环的频率 , 片内振荡器 , 看门狗定时器模块 8． 三个外部中断 9． 外部中断扩展（PIE）模块 , 9645 可支持个外部中断，当前仅使用了个外部中断 10．128位的密钥（Security Key/Lock） , Flash/OTPL0/L1 SARAM保护和 , ROM 防止中的程序被盗 11．3个32位的CPU定时器 12．马达控制外围设备 , EVAEVB 两个事件管理器（、） TMS320C28x系列DSP的CPU与外设（上） ?4? , C240 与兼容的器件 13．串口外围设备 , SPI 串行外围接口（） , SCIsUART 两个串行通信接口（），标准的 , eCAN 改进的局域网络（） , McBSP 多通道缓冲串行接口（）和串行外围接口模式14．12位的ADC，16通道 , 2×8 通道的输入多路选择器 , 两个采样保持器 , 200ns 单个的转换时间： , 60ns 单路转换时间： 15．最多有56个独立的可编程、多用途通用输入/输出（GPIO）引脚 16．高级的仿真特性 , 分析和设置断点的功能 , 实时的硬件调试 17．开发工具 , ANSI C/C++// 编译器汇编程序连接器 , TMS320C24x/240x 支持的指令 , 代码编辑集成环境 , DSP/BIOS , JTAGTI 扫描控制器（或第三方的） , 硬件评估板 18．低功耗模式和节能模式 , 支持空闲模式、等待模式、挂起模式 , 停止单个外围的时钟 19．封装方式 , 179BGA 带外部存储器接口的球形触点封装 , 176LQFP 带外部存储器接口的引脚低剖面四芯线扁平封装 , 128PBK 没有外部存储器接口的引脚贴片正方扁平封装 20．温度选择 , A： -??40 ~ +85 , S： -??40~ +125 C28x系列芯片的功能框图如图1-1所示。 第1章 芯片结构及性能概述 ?5? 代码保护的模块 图1-1 C28x功能框图 注：+ 器件上提供96个中断，45个可用；+ XINTF在F2810上不可用。 1.2 引脚分布及引脚功能 TMS320F2812芯片的封装方式为179引脚GHH球形网格阵列BGA（Ball Grid Array） TMS320C28x系列DSP的CPU与外设（上） ?6? 封装和176引脚PGF低剖面四芯线扁平LQFP（Low-profile Quad）封装，其引脚分布分别 如图1-2（BGA封装底视图）和图1-3（LQFP封装顶视图）所示。TMS320F2810芯片的封装方式为128引脚PBK LQFP封装，其引脚分布情况如图1-4（顶视图）所示。 表1-2详细描述了芯片F2810和F2812的引脚功能及信号情况。所有输入引脚的电平 均与TTL兼容；所有引脚的输出均为3.3V CMOS电平；输入不能承受5V电压；上拉电 流/下拉电流均为100μA。所有引脚的输出缓冲器驱动能力（有输出功能的）典型值是4mA。 图1-2 179引脚BGA封装底视图 第1章 芯片结构及性能概述 ?7? 图1-3 176引脚LQFP封装顶视图 图1-4 128引脚PBK封装顶视图 TMS320C28x系列DSP的CPU与外设（上） ?8? 表1-2 引脚功能和信号情况‡ 引脚号 179针176针128针名 字 说 明 I/O/Z PU/PDS GHH PGF PBK 封装 封装 封装 XINTF信号（只限于F2812） XA[18] D7 158 — O/Z — XA[17] B7 156 — O/Z — XA[16] A8 152 — O/Z — XA[15] B9 148 — O/Z — XA[14] A10 144 — O/Z — XA[13] E10 141 — O/Z — XA[12] C11 138 — O/Z — XA[11] A14 132 — O/Z XA[10] C12 130 — O/Z — XA[9] D14 125 — O/Z — XA[8] E12 125 — O/Z — XA[7] F12 121 — O/Z — 19位地址总线 XA[6] G14 111 — O/Z — XA[5] H13 108 — O/Z — XA[4] J12 103 — O/Z — XA[3] M11 85 — O/Z — XA[2] N10 80 — O/Z — XA[1] M2 43 — O/Z — XA[0] G5 18 — O/Z — XD[15] A9 147 — I/O/Z PU XD[14] B11 139 — I/O/Z PU XD[13] J10 97 — I/O/Z PU XD[12] L14 96 — I/O/Z PU XD[11] N9 74 — I/O/Z PU XD[10] L9 73 — I/O/Z PU XD[9] M8 68 — I/O/Z PU XD[8] P7 65 — I/O/Z PU 16位数据总线 XD[7] L5 54 — I/O/Z PU XD[6] L3 39 — I/O/Z PU XD[5] J5 36 — I/O/Z PU XD[4] K3 33 — I/O/Z PU XD[3] J3 30 — I/O/Z PU XD[2] H5 27 — I/O/Z PU XD[1] H3 24 — I/O/Z PU XD[0] G3 21 — I/O/Z PU 第1章 芯片结构及性能概述 ?9? 续表 名 字 引脚号 179针176针PGF 128针PU/PD 说 明 I/O/Z 封装 S GHH PBK 封装 封装 XINTF信号（仅F2812） 可选择微处理器/微计算机模式。可以在两 者之间切换。为高电平时外部接口上的区 域7有效，为低电平时区域7无效，可使 XMP/ MC用片内的Boot ROM功能。复位时该信号F1 17 — I PU 被锁存在XINTCNF2寄存器中，通过软件 可以修改这种模式的状态。此信号是异步 输入，并与XTIMCLK同步 为低XHOLD外部DMA保持请求信号。 电平时请求XINTF释放外部总线，并把所 有的总线与选通端置为高阻态。当对总线 XHOLDE7 159 — I PU 的操作完成且没有即将对XINTF进行访 问时，XINTF释放总线。此信号是异步输 入并与XTIMCLK同步 外部DMA保持确认信号。当XINTF响应 的请求时呈低电平，所XHOLDXHOLDA XHOLDA有的XINTF总线和选通端呈高阻态。K10 82 — O/Z — 和信号同时发出。当XHOLDXHOLDA 有效（低）时外部器件只能使用XHOLDA 外部总线 XINTF区域0和区域1的片选，当访问XZCS0AND1P1 44 — O/Z — XINTF区域0或1时有效（低） XINTF区域2的片选。当访问XINTF区域 XZCS2P13 88 — O/Z — 2时有效（低） XINTF区域6和7的片选。当访问区域6XZCS6AND7B13 133 — O/Z — 或7时有效（低） 写有效。有效时为低电平。写选通信号是 每个区域操作的基础，由XTIMINGx寄存 XWEN11 84 — O/Z — 器的前一周期、当前周期和后一周期的值 确定 读有效。低电平读选通。读选通信号是每 个区域操作的基础，由XTIMINGx寄存器M3 42 O/Z — — XRD的前一周期、当前周期和后一周期的值确 定。注意：XRD和是互斥信号 XWE 通常为高电平，当为低电平时表示处于写XR/ WN4 51 — O/Z — 周期，当为高电平时表示处于读周期 TMS320C28x系列DSP的CPU与外设（上） ?10? 续表 引脚号 179针176针128针名 字 说 明 I/O/Z PU/PDS GHH PGF PBK 封装 封装 封装 数据准备输入，被置1表示外设已为访问做好准备。 XREADY可被设置为同步或异步输入。在同步模 式中，XINTF接口块在当前周期结束之前的一个 XTIMCLK时钟周期内要求XREADY有效。在异XREADY B6 161 — I PU 步模式中，在当前的周期结束前XINTF接口块以XTIMCLK的周期作为周期对XREADY采样3次。以XTIMCLK频率对XREADY的采样与XCLKOUT的模式无关 JTAG和其他信号 振荡器输入/内部振荡器输入，该引脚也可以用来提 供外部时钟。28x能够使用一个外部时钟源，条件 是要在该引脚上提供适当的驱动电平，为了适应X1/XCLKI1.8V内核数字电源（VK9 77 58 I ），而不是3.3V的I/O电DDN 源（V）。可以使用一个嵌位二极管去嵌位时钟DDIO 信号，以保证它的逻辑高电平不超过V（1.8V或DD1.9V）或者去使用一个1.8V的振荡器 振荡器输出 X2 M9 76 57 I 源于SYSCLKOUT的单个时钟输出，用来产生片内和片外等待状态，作为通用时钟源。XCLKOUT与XCLKOUF11 119 87 O — SYSCLKOUT的频率或者相等，或是它的1/2，或T 是1/4。复位时XCLKOUT = SYSCLKOUT/4 测试引脚，为TI保留，必须接地 TESTSEL A13 134 97 I PD 器件复位（输入）及看门狗复位（输出）。器件复位，XRS使器件终止运行，PC指向地址0x3F FFC0（注：0xXX XXXX中的0x指出后面的数是十六进 制数。例如0x3F FFC0=3FFFC0h）当XRS为高电平时，程序从PC所指出的位置开始运行。当看门 XRSD6 160 113 I/O PU 狗产生复位时，DSP将该引脚驱动为低电平，在看门狗复位期间，低电平将持续512个XCLKIN周期。该引脚的输出缓冲器是一个带有内部上拉（典型值 100mA）的开漏缓冲器，推荐该引脚应该由一个开 漏设备去驱动 测试引脚，为TI保留，必须悬空 TEST1 M7 67 51 I/O — 测试引脚，为TI保留，必须悬空 TEST2 N7 66 50 I/O — 第1章 芯片结构及性能概述 ?11? 续表 引脚号 179针176针128针说 明 名 字 I/O/Z PU/PDS GHH PGF PBK 封装 封装 封装 有内部上拉的JTAG测试复位。当它为高 电平时扫描系统控制器件的操作。若信号 悬空或为低电平，器件以功能模式操作， 测试复位信号被忽略 上不要用上拉电阻。它内注意：在TRST 部有上拉部件。在强噪声的环境中需要使TRSTB12 135 98 I PD 用附加上拉电阻，此电阻值根据调试器设 计的驱动能力而定。一般取22kΩ即能提供 足够的保护。因为有了这种应用特性，所 以使得调试器和应用目标板都有合适且有 效的操作 JTAG测试时钟，带有内部上拉功能 TCK A12 136 99 I PU JTAG测试模式选择端，有内部上拉功能， TMS D13 126 92 I PU 在TCK的上升沿TAP控制器计数一系列 的控制输入 带上拉功能的JTAG测试数据输入端。在 TCK的上升沿，TDI被锁存到选择寄存器、TDI C13 131 96 I PU 指令寄存器或数据寄存器中 JTAG扫描输出，测试数据输出。在TCKTDO D12 127 93 O/Z — 的下降沿将选择寄存器的内容从TDO移出 带上拉功能的仿真器I/O口引脚0，当 为高电平时，此引脚用作中断输入。TGSTEMU0 D11 137 100 I/O/Z PU 该中断来自仿真系统，并通过JTAG扫描 定义为输入/输出 仿真器引脚1，当为高电平时，此引TGST 脚输出无效，用作中断输入。该中断来自EMU1 C9 146 105 I/O/Z PU 仿真系统的输入，通过JTAG扫描定义为 输入/输出 ADC模拟输入信号 ADCINA7 B5 167 119 I ADCINA6D5 168120 I ADCINA5 E5 169 121 I 采样/保持A的8通道模拟输入。在器件未ADCINA4 A4 170 122 I 上电之前ADC引脚不会被驱动 ADCINA3 B4 171 123 I ADCINA2 C4 172 124 I ADCINA1 D4 173 125 I ADCINA0A3 174 126 I TMS320C28x系列DSP的CPU与外设（上） ?12? 续表 引脚号 179针176针128针说 明 名 字 I/O/Z PU/PDS GHH PGF PBK 封装 封装 封装 ADCINB7 F5 9 9 I ADCINB6D1 8 8 I ADCINB5D2 7 7 I 采样/保持B的8通道模拟输入。在器件未ADCINB4D3 6 6 I 上电之前ADC引脚不会 ADCINB3 C1 5 5 I B1 4 4 I ADCINB2 C3 ADCINB1 3 3 I ADCINB0 C2 2 2 I ADC参考电压输出（2V）。需要在该引脚 上接一个低ESR（50mΩ~1.5Ω）的10μF陶ADCREFP E2 11 11 O 瓷旁路电容，另一端接至模拟地 ADC参考电压输出（1V）。需要在该引脚 上接一个低ESR（50mΩ~1.5Ω）的10μF陶ADCREFM E4 10 10 O 瓷旁路电容，另一端接至模拟地 ADC外部偏置电阻（24.9kΩ） ADCRESE-XT F2 16 16 O 测试引脚，为TI保留，必须悬空 ADCBGREFN E6 164 116 I ADC模拟地 AVSSREFBG E3 12 12 I ADC模拟电源（3.3V） AVDDREFBG E1 13 13 I 普通低侧模拟输入 ADCLO B3 175 127 I VADC模拟地 F3 15 15 I SSA1 ADC模拟地 V C5 165 117 I SSA2 ADC模拟电源（3.3V） VF4 14 14 I DDA1 ADC模拟电源（3.3V） V A5 166 118 I DDA2 ADC数字地 V C6 163 115 I SS1 ADC数字电源（1.8V） V A6 162 114 I DD1 I/O模拟电源（3.3V） VB2 1 1 DDAIO I/O模拟地 VA2 176 128 SSAIO 电源信号 V H1 23 20 DD V L1 37 29 DD V P5 56 42 DD V P9 75 56 DD V P12 — 63 DD1.8V或1.9V核心数字电源 V K12 100 74 DD V G12 112 82 DD V C14 112 82 DD V B10 143 102 DD V C8 154 110 DD 第1章 芯片结构及性能概述 ?13? 续表 引脚号 179针176针128针名 字 说 明 I/O/Z PU/PDS GHH PGF PBK 封装 封装 封装 内核和数字I/O地 V G4 19 17 SS V K1 32 26 SS V L2 38 26 SS V P4 52 39 SS V K6 58 — SS V P8 70 53 SS V M10 78 59 SS V L11 86 62 SS V K13 99 73 SS V J14 105 — SS V G13 113 — SS V E14 120 88 SS V B14 129 95 SS V D10 142 — SS V C10 — 103 SS V B8 153 109 SS I/O模拟电源（3.3V） V B2 1 1 DDAIO I/O口模拟地 V A2 176 128 SSAIO V J4 31 25 DDIO V L7 64 49 DDIO V L10 81 — DDIOI/O数字电源（3.3V） V N14 — — DDIO V G11 114 83 DDIO V E9 145 104 DDIO Flash核电源（3.3V），上电后所有时间V N8 69 52 DD3VL内都应将该引脚接至3.3V 通用输入/输出（GPIO）或外围信号 GPIOA或EVA信号 PWM1（O） GPIO或PWM输出引脚＃1 GPIOA0 M12 92 68 I/O/Z PU PWM2（O） GPIO或PWM输出引脚＃2 GPIOA1 M14 93 69 I/O/Z PU PWM3（O） GPIO或PWM输出引脚＃3 GPIOA2 L12 94 70 I/O/Z PU PWM4（O） GPIO或PWM输出引脚＃4 GPIOA3 L13 95 71 I/O/Z PU PWM5（O） GPIO或PWM输出引脚＃5 GPIOA4 K11 98 72 I/O/Z PU PWM6（O） GPIO或PWM输出引脚＃6 GPIOA5 K14 101 75 I/O/Z PU GPIO或定时器1输出＃1 GPIOA6 T1PWM-T1CMP J11 102 76 I/O/Z PU TMS320C28x系列DSP的CPU与外设（上） ?14? 续表 引脚号 名 字 说 明 176针179针GHH 128针PBK I/O/Z PU/PDS PGF封装 封装 封装 GPIO或定时器2输出＃2 GPIOA7 T2PWM_T2CMP J13 104 77 I/O/Z PUI CAP1_QEP1（I） GPIO或捕获输入＃1 GPIOA8 H10 106 78 I/O/Z PUI CAP2_QEP2（I） GPIO或捕获输入＃2 GPIOA9 F11 107 79 I/O/Z PU CAP3_QEPI1（I） GPIO或捕获输入＃3 GPIOA10 F12 109 80 I/O/Z PU TDIRA（I） GPIO或计数器方向 GPIOA11 F14 116 85 I/OZ PU TCKINA（1） GPIO 或计数器时钟输入 GPIOA12 F13 117 86 I/O/Z PU GPIOA13 （I） GPIO或比较器1输出 C1TRIPE13 122 89 I/O/Z PU GPIO或比较器2输出 （I） GPIOA14 C2TRIPE11 123 90 I/O/Z PU （I） GPIO或比较器3输出 C3TRIPGPIOA15 F10 124 91 I/O/Z PU GPIOB或EVB信号 PWM7（O） GPIO或PWM输出引脚＃7 GPIOB0 N2 45 33 I/O/Z PU PWM8（O） GPIO或PWM输出引脚＃8 GPIOB1 P2 46 34 I/O/Z PU PWM9（O） GPIO或PWM输出引脚＃9 GPIOB2 N3 47 35 I/O/Z PU PWM10（O） GPIO或PWM输出引脚＃10 GPIOB3 P3 48 36 I/O/Z PU PWM11（O） GPIO或PWM输出引脚＃11 GPIOB4 L4 49 37 I/O/Z PU PWM12（O） GPIO或PWM输出引脚＃12 GPIOB5 M4 50 38 I/O/Z PU GPIO或定时器3输出 GPIOB6 T3PWM_T3CMP K5 53 40 I/O/Z PU GPIO或定时器4输出 GPIOB7 T4PWM_T4CMP N5 55 41 I/O/Z PU CAP4_QEP3（I） GPIO或捕获输入#4 GPIOB8 M5 57 43 I/O/Z PU CAP5_QEP4（I） GPIO或捕获输入#5 GPIOB9 M6 59 44 I/O/Z PU CAP6_QEPI2（I） GPIO或捕获输入#6 GPIOB10 P6 60 45 I/O/Z PU TDIRB（I） GPIO或定时器方向 GPIOB11 L8 71 54 I/O/Z PU TCLKINB（I） GPIO或定时器时钟输入 GPIOB12 K8 72 55 I/O/Z PU GPIOB13 （I） GPIO或比较器4输出 C4TRIPN6 61 46 I/O/Z PU GPIO或比较器5输出 （I） GPIOB14 C5TRIPL6 62 47 I/O/Z PU GPIO或比较器6输出 （I） GPIOB15 C6TRIPK7 63 48 I/O/Z PU GPIOD或EVA信号 （I） T1CTRIP,PDPINTA定时器1比较输出 GPIOD0 H14 110 81 I/O/Z PU 定时器2比较输出或EV-A/（I） T2CTRIPEVASOCGPIOD1 G10 115 84 I/O/Z PU 开启外部AD转换输出 GPIOD或EVB信号 T3CTRIP_PDPINTB（I） GPIOD5 定时器3比较输出 P10 79 60 I/O/Z PU 定时器4比较输出或EV-B/（I） GPIOD6 T4CTRIPEVBSOCP11 83 61 I/OZ PU 开启外部AD转换输出 第1章 芯片结构及性能概述 ?15? 续表 引脚号 179针GHH 176针128针名 字 说 明 I/O/Z PU/PDS 封装 PGF PBK 封装 封装 GPIOE或中断信号 XINT_GPIOE0 （I） D9 149 106 I/O/Z — 通用I/O或XINT1或核心输入 XBIOXBIOXINT2_ADCSOC（I） GPIO或XINT2或开始AD转换 GPIOE1 D8 151 108 I/O/Z PU XNMI_XINT13（I） GPIO或XNMI或XINT13 GPIOE2 E8 150 107 I/O/Z PU GPIOF或串行外围接口（SPI）信号 SPISIMOA（O） GPIO或SPI从动输入，主动输出 GPIOF0 M1 40 31 I/O/Z — SPISOMIA（I） GPIO或SPI从动输出，主动输入 GPIOF1 N1 41 32 I/O/Z — SPICLKA（I/O） GPIO或SPI时钟 GPIOF2 K2 34 27 I/O/Z — SPISTEA（I/O） GPIO或SPI从动传送使能 GPIOF3 K4 35 28 I/O/Z — GPIOF或串行通信接口A（SCI-A）信号 SCITXDA（O） GPIO或SCI异步串行口发送数据 GPIOF4 C7 155 111 I/O/Z PU SCIRXDA（I） GPIO或SCI异步串行口接收数据 GPIOF5 A7 157 112 I/O/Z PU CANTXA（O） GPIO或eCAN发送数据 GPIOF6 N12 87 64 I/O/Z PU CANRXA（I） GPIO或eCAN接收数据 GPIOF7 N13 89 65 I/O/Z PU GPIOF或多通道缓冲串行口（McBSP）信号 MCLKXA（I/O） GPIO或发送时钟 GPIOF8 J1 28 23 I/O/Z PU MCLKRA（I/O） GPIO或接收时钟 GPIOF9 H2 25 21 I/O/Z PU MFSXA（I/O） GPIO或发送帧同步信号 GPIOF10 H4 26 22 I/O/Z PU MSXRA（I/O） GPIO或接收帧同步信号 GPIOF11 J2 29 24 I/O/Z PU MDXA（O） GPIO或发送串行数据 GPIOF12 G1 22 19 I/O/Z — MDRA（1） GPIO或接收串行数据 GPIOF13 G2 20 18 I/O/Z PU GPIOF或XF CPU输出信号 此引脚有3个功能： （1）XF—通用输出引脚 （2）XPLLDIS—复位期间此引 脚被采样以检查锁相环PLL是XF_GPIOF14 （O） XPLLDISA11 140 101 I/O/Z PU 否不使能，若该引脚采样为低， PLL将不被使能。此时，不能使 用HALT和STANDBY模式 （3）GPIO—通用输入/输出功能 GPIOG或串行通信接口B（SCI-B）信号 SCITXDB（O） GPIO或SCI异步串行口发送数GPIOG4 P14 90 66 I/O/Z — 据端 SCIRXDB（I） GPIO或SCI异步串行口接收数GPIOG5 M13 91 67 I/O/Z — 据端 TMS320C28x系列DSP的CPU与外设（上） ?16? 注： ‡ 除了TDO，CLKOUT，XF，XINTF，EMU0及EMU1引脚之外，所有引脚的输出缓冲器驱动能 力（有输出功能的）典型值是4mA。 ‡‡ I：输入；O：输出；Z：高阻态。 ‡‡‡ PU：引脚有上拉功能；PD：引脚有下拉功能。