基于FPGA的一种新型数字鉴频鉴相器的设计

基于FPGA的一种新型数字鉴频鉴相器的设计 FPGA基 于的 一 种 新 型 数 字 鉴 频 鉴 相 器 的 设 计 1，2 1，2 1，2，，李海滨房建成魏 彤 ( 1. ，100191; 北京航空航天大学 仪器科学与光电工程学院北京 2. ，100191)新型惯性仪 表 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 与导航系统技术国防重点学科实验室北京 : ，PI ，摘 要对于电机的锁相控制需要对相差进行 性质的环路滤波但现有的锁相环中鉴频鉴相器输出为相差脉冲 PI ，。FPGA ，而非数字量难以直接进行 特性的环路滤波该文提出了一种基于 的新型数字鉴频鉴相器通过对晶振时 ，PFD ，钟的非整数分频获取准确的参考时钟基于触发器计数机制实现了 相差脉冲的数字量化且可以输出频差数字 。VHDL ，odelSim ，EPF10K40 MFPGA 量利用 硬件描述语言进行设计在 软件中进行仿真并在 型 芯片中进行综合实 ，，现仿真和实验结果验证了该方法的正确性和有效性为电机锁相控制中环路滤波参数的调整及控制算法的改进提 。供了便利条件 : ; P ; ;VHDL IFPGA; 关键词高速电机锁相控制环路滤波数字鉴频鉴相器 : 1001-6848( 2011) 03-0084-05: TM301. 2; TM355: A文章编号中图分类号 文献标志码 A Digital PFD Design for Phase) l ocked Loop Control Based on FPGA 1，2 1，2 1，2 LI Haibin，FANG Jiancheng，WEI Tong ( 1. School of Instrumentation Science , Opto-electronics Engineering，Beijing University of Aeronautics and Astronautics，Beijing 100191，China; 2. Key Laboratory ofFu ndamental Science for National Defenseof Novel Inertial Instrument and Navigation System Technology，Beijing 100191，China) Abstract: A PI loop filter is needed forPL L control of motor，but tnheor mal PFD has an output of phaer-s e ror pulse instead of numeric digitals in phase-locked loop，which makesi t hard to edsign a PI loop filter u- sing pulse output, This paper rpoposed a novel digital phase-frequency detector basFedPG onA, Numeric output of phase and frequency errorrea liwzeasd based onl ipf-flop counterm echanism and a rpecise refer- encec lock was ahcieved with method ofn oan -integer division of crystal clock, VHDL hardwared escription language was used dtoes ign the modules，and ModelSim wasi ntroduced to implement logic and sequential simulation, An experiment was crraied on in Altera EPF10K40 chip, Both thes imulation and experimental results verify the correctness andvali dity of them ethod，which greatly enhance theco nvenience of adjust- ment of parameters iandmpr ovement of control algorithms, Key words: PLL control of high-speed motor; PI loop filter; digital phase-frequenceyt edctor; FPGA; VHDL 。( 0. 02%) ，度决定为了 达 到 高 的 速 率 稳 定 度 优 于 0 引言 电 机 的 稳 速 控 制 采 用 全 数 字 锁 相 环 进 行 电 机 锁 相 。 控制，锁相环是频 率 和 相 位 的 同 步 控 制 系 统实 现 输 ( ADPLL) ，全数字锁相环路 以 及 最 近 出 现 的 纯 ， 。 入参考信 号 和 反 馈 信 号 的 频 率 相 等相 位 差 恒 定 ( SPLL) 。( ADPLL) 软件锁相环全数字锁相环与传统 ，利用锁相环技术可实 现 数 字 信 号 的 同 步将 这 个 思 ，的模拟锁相环和模数 混 合 锁 相 环 相 比不 含 外 部 分 ，想引入电机的速度控 制 系 统 中则 能 够 实 现 稳 态 精 ,1,，， 立元件因此关键参数不会因为元件的离散而改变。度很高的转速控制 ,2,。 具有精度 高 且 不 受 温 漂 和 器 件 老 化 影 响 的 优 点、 磁悬浮控制 力 矩 陀 螺 系 统 由 高 速 转 子 系 统磁 ( SPLL) ，由于纯软件锁相环的计算量大要求计算周 。轴承系统和框架系统 组 成高 速 转 子 系 统 采 用 永 磁 ，，，期短而电机控 制 算 法 本 身 也 由 一 定 的 计 算 量因 直流无刷电机驱动其 中 输 出 力 矩 的 精 度 主 要 由 高 SPLL FPGA 。速无刷直流电机的速率精度和 框 架 转 动 的 角 速 率 精 此 不适合用于电机的控制采用单片 实 :2010-06-01收稿日期 KADPLL ，。现 具有集成度高且易于编程修改等优点 1s) = K+F( ( 2) p s， VCO ( 在电机的 锁 相 控 制 中由 于 由 电 机 及 霍 ，当鉴频鉴相 器 为 数 字 量 输 出 时环 路 滤 波 器 的 ) ，尔传感器构成是一个二阶系统因此环路滤波器的 ,3,，，设计变得简单如果环路滤波器的输出记为 输入 ，特性一般是比例加积分的控 制 结 构而 一 般 通 用 ,k,，T 记为 ε在采样周期为 的前提下对环路滤波器 ，的鉴频鉴相器的输出 都 是 相 差 脉 冲 的 形 式无 法 直 ，离散化得到 。接将相差量以数字量 的 形 式 表 示 出 来因 而 很 难 直 u,k,= u,k ) 1,+ KKT )K ) ,k ) 1,,k,+ ( εε PI ，接进行 特性的数字环路滤波器的设计且不便于 p 1 p ( 3) 。环路滤波控制算法的修改和分析 ,k,，其中环路滤波器的输入 ε就是新型数字鉴 频鉴,4 ) 5,文献介绍了全数字锁相环的一些基本概 。，相器的 线 性 相 差 数 字 量 输 出因 此数 字 量 输 出 ，。,6 )7 , 念原理和设计方法以及相关的应用文献的鉴频鉴相器有利于后续数 字 环 路 滤 波 器 的 设 计 基于全数字锁相环对直流电机 进 行 锁 相 控 制 进 行 了 K，K。 以及 参数的调整和环路滤波算法的改进p i ，PI，PID 相关的实验 研 究使 用 伯 德 图 对 特 性 的 环 。,8,FPGA 路滤波器进行了设计分析文献使用单片 2 新型数字鉴频鉴相器结构和工作原理 芯片搭建了直流电机的全数字 锁 相 环 控 制 系 统 并 进 2 ，新型 数 字 鉴 频 鉴 相 器 的 整 体 结 构 如 图 所 示 ，PID 行了仿真以及相关实 验其 中 选 择 特 性 的 环 路 ，FPGA PFD 滤波器使用 通过对 输出脉 冲 进 行 调 制 PFD 包括时钟预分频器模块和 数字量输出模块两部 ， 解调及脉冲计数器的方式实现比例积分微分的运算。，分当锁相环完 成 锁 相 后其 速 度 控 制 的 精 度 主 要 。逻辑实现复杂且不便于参数的调整和算法的改进 ，由参考时钟的精度决 定因 此 参 考 时 钟 的 获 取 是 非 FPGA 本文提出了 一 种 新 型 的 基 于 的 数 字 鉴 频 ，常重要的一般采用对 固 定 晶 振 频 率 的 时 钟 进 行 分 ，鉴相器参考时钟输入 为 对 外 部 晶 振 时 钟 的 非 整 数 。频的方法获得 ，N 级联分频通过一个 位计数器完成对频率差和相 ，N 位差的检测并可以输出带符号的 位的频差和相 。差数字量 1 高速电机锁相控制中的全数字锁相环 0. 02%) ，MSC-( 为了达到较高的稳速精度优于 MG 高速无刷 直 流 电 机 采 用 全 数 字 锁 相 环 对 霍 尔 2 反 图 新型数字鉴频鉴相器的结构 。馈信号进行锁相控制电 机 锁 相 控 制 的 原 理 框 图 如 PFD N新型数字鉴频鉴相器 数字量输出模块的 1 。，PFD ，图 所示此 时开 始 输 出 相 差通 过 对 输 出 ， 位计数器计数时钟输 入 要 求 固 定 占 空 比 的 时 钟以PI ，PWM 的数字量进行 运算输 出 占 空 比 进 行 速 率 。 达到线性相差数字量的输出，。调节完成锁相控制 ， 对于任意小 数 分 频 电 路设 计 实 现 复 杂 且 很 难 ， ， 达到固定 的 占 空 比而 对 于 电 机 的 控 制 精 度 要 求 ， 半整数分频器的精度 完 全 可 以 达 到 要 求且 较 为 容 。， 易实现固定 占 空 比 的 时 钟 输 出因 此本 数 字 鉴 频 ，鉴相器利用偶数分频等 占 空 比 奇 数 分 频 以 及 半 整 数分频器的级联实现对固定时 钟 的 分 频 得 到 固 定 占 N 。空比的 位计数时钟输入等占空比偶数分频的实 ， 现非常简单本文提供 了 等 占 空 比 奇 数 分 频 和 半 整 1 图 电机锁相控制原理框图 。 数分频的一种实现方法 PFD N 数字量输出模块包括对输入时钟进行 位 VCO ，电机和霍尔信号组成的 为二阶系统其传 N ，2。，计数得到 分频的参考时钟同时检测参考时 递函数可以表示为，，钟和反馈时 钟 的 边 沿在 频 率 未 锁 定 时对 频 差 进 K，; ，行计数输 出 频 差 数 字 量当 频 率 锁 定 时对 相 差 mH( s)( 1)= ，进行计数并在每个参 考 时 钟 的 上 升 沿 完 成 对 线 性 s( 1 + sT ) m。相差数字量的更新 T，K，。其中为电机增益为时间常数 m m PI ， 选择 特性的环路滤波器其传递函数为 N ，，7 通过调整 值的大小可以调节数字量输出的 馈信号滞后于参考 信 号低 位 的 数 值 表 明 了 滞 后 ，。 。分辨率以达到更好的控制效果量的大小当反馈信号 的 上 升 沿 出 现 在 参 考 信 号 的 2. 1 时钟预分频器模块原理 FH，，8 7 后半周期时位计数器的值大于 意 味 着 最 1。， 高位为 这 就 表 明 反 馈 信 号 超 前 于 参 考 信 号超 MSCMG ， 在 高 速 无 刷 直 流 电 机 控 制 系 统 中当 FFH 8 。前量 的 大 小 为 减 掉 位 计 数 器 的 值也 就 是 30000r / min ，500 Hz， 额定转速 时霍尔反馈时钟为 ，8 ， 说位 寄 存 器 里 的 值 为 超 前 滞 后 量 的 补 码 表 示8 8 ，采用 位计数器 以 获 得 位 数 字 量 输 出系 统 晶 振 ，，正数表明滞 后负 数 表 明 超 前绝 对 值 的 大 小 表 明 40 MHz 。为 时钟 。超前滞后量的大小 500 Hz MHz ，40 为了得 到 的 参 考 时 钟需 要 对 ，D 同时使用一个 触发器记录一个参考信号周 。 的晶振时钟进行两次分频操作 。期内反馈信号上升沿 出 现 的 状 态如 果 触 发 器 输 出 50% = 2N + 1 M 要实现占空比为 的 奇 数 分 频 电 1，，0 为 表明有上升沿出现输出为 表明没有上升沿 ，1 。路本文采用计数器和 个或门来实现利用输入时 。0 ，出现当触发器 的 输 出 为 时对 应 于 最 大 滞 后 量 ，M ，钟的上升沿计数设计一个模 的计数器下降沿时 7FH PFD 。的 作为 的输出 1: 2N M 判断计数器的值并产生占空比为 的 分频器 PFD 。的频差输出是通过下面的途径实现的当反 C1;NN: 上升沿时判断计数器的值并产生占空比为 ，馈信号的频率高于参考信号时在一个参考时钟周期 + 1 M C0。C0 C1的 分频器 两个分频器的输出端 和 ，PFD 内会有多个反馈时钟的上升沿出现的输出将会 M 。M = 125， 相或既可实现等占空比的 分频器当取 ，是最后一个反馈时钟沿对应的寄存器的值是一个负 N = 62 125 ，。 的时候就得到了等占空比的 分频电路，。数表明反馈信号超前参考信号锁相环路将会降低 N ) 0. 5 分频系数为 的半整数分频器电路可由一 VCO 。的输出降低反馈信号的频率当反馈信号的频率 、N 。 个异或门一 个 模 计 数 器 和 一 个 二 分 频 器 组 成，低于参考信号时在某个参考时钟周期内将不会有反 ，N ， 在实现时模 计 数 器 可 设 计 成 带 预 置 的 计 数 器，PFD ，馈信号的上升沿出现此时 会复位触发器输出 N ) 0. 5 。这样可以实现任意分频系数为 的分频器图 7FH，对应于 最 大 滞 后 量 的 此 时 锁 相 环 路 将 会 提 高 3 ， N = 3， 给出了通 用 半 整 数 分 频 器 的 电 路 组 成取 VCO 。的输出提高反馈信号的频率 2. 5 。 我们就得到 分频器的结构原理，PFD ,) ，,分析可知相位误差在ππ范围内为 ，。线性输出而鉴 频 特 性 为 非 线 性 的线 性 范 围 内 该 PFD 的传递函数为 2563 图 通用半整数分频器的结构 K= ( 4) d2π 2. 2 PFD 数字量输出模块原理 3 新型数字鉴频鉴相器设计与仿真 PFD 4 。数字输出 量 的 结 构 如 图 所 示经 过 时 钟 VHDL 采用 硬件 描 述 语 言 实 现 本 设 计 的 各 个 模 128 kHz 预分频器分频 后 的 固 定 占 空 比 的 时 钟 信 号 ModelSim SE 6. 2b ，仿 真 软 件 中 进 行 代 码 编 块并在 8 ，500 Hz ， 经过 位计数器得到 的参考输入信号反 。 写和时序逻辑仿真。 馈时钟输入并检测到其上升沿 3. 1 时钟预分频器模块实现及时序仿真 40 MHz 125 对 的晶振时钟先后进行等占空比 分 2. 5 ，320 kHz 128 kHz 频和 半整数分频得到 和 的时 ，5 。钟仿真波形如图 所示 PFD 4 图 数字量输出的结构 8 每个反馈信号 的 上 升 沿 将 位 计 数 器 的 值 锁 存 8 ，8 到 位寄存器中这 个 位 的 计 数 器 可 以 看 成 是 一 5 图 预分频器输出时钟仿真波形图 ，。个有符号数提 供 了 关 于 相 差 的 信 息当 反 馈 信 号 3. 2 PFD 数字量输出模块实现及时序仿真 ，8 的上升沿 出 现 在 参 考 信 号 的 前 半 周 期 时位 计 数 128 kHz 8 对预分频器 输 出 的 时 钟 经 过 位 计 数 80 H，0。器的值小于 意味 着 最 高 位 为 这 就 表 明 反 256 Hz ，500 器进行 分频就可以得到等占空比的 的 。参考信号输入对参考 时 钟 信 号 和 反 馈 时 钟 信 号 进 ，PFD 行边沿检测及脉冲计数得到 频差和相差的数 ，VHDL :字量输出对应的 设计代码如下 Edge dealings: process( clk) begin 8 相位滞后时相差数字量输出仿真波形图 图 if rising edge( clk) then PFD 超前输出时 数字量输出的仿真波形图如图 f clk prev , = Feedback clk; 9 。，所示从 图 中 可 以 看 出当 反 馈 时 钟 超 前 参 考 时 ref clk prev , = ref clk; if f clk prev = 0and Feedback clk = ‘’， B1H， ， 钟一段 时 间 时输 出 数 字 量 负 数 表 明 超 前‘1’then phase error 1 , = cnt 8bit; FFH )B 1H = 4EH。超前量的大小为 flag1 , = 1;’ ‘ end if; if ref clk prev = 0 and ref clk = ‘’ 1hen t‘’ phase error , = phase error tmp; flag1 , = ‘0;’ end if; 9 相位超前时相差数字量输出仿真波形图 图 end if; end process;10 ，图 为输出线性相差时的仿真波形图当相差 Mux: process( clk) begin if rising edge( clk)then if flag1 = 1then ‘’ phase error tmp , = phase error 1; else phase error tmp , = MAX LAG; end if; end if; end process; 10 图 线性相差输出仿真波形图 6 7 图 和图 分 别 为 反 馈 频 率 小 于 参 考 频 率 和 反 。 馈频率大于参考频率时的非线性频差数字量输出值，。滞后量逐渐增大时输出的数字量逐渐增大 4 新型数字鉴频鉴相器实验测试 QuartusII 8. 1 VHDL 在 中 对 所 编 写 的 代 码 在 Altera EPF10K40RC208) 4 芯 片 中 进 行 综 合 布 局 布 122LogicAgilent， Cells。 线资 源 占 用 为 使 用 MSO7014A 。示波器和数字探头进行实验测试 11 125 40 M 图 所示为对 晶 振 时 钟 进 行 等 占 空 2. 5 。4 比奇数分频 和 半 整 数 分 频 后 的 波 形 图其 中 125 kHz 320 ，3 通道为 分频后 的时钟输出通道为对 320 kHz 2. 5 128 kHz 的时钟 分频后得到的 的固定占 。 空比时钟 PFD 滞后输出时 数字量输出的仿真波形图如图 8 。，所示从 图 中 可 以 看 出当 反 馈 时 钟 滞 后 参 考 时 ，31H，， 钟一段时间时输出数字量 正数表明为滞后 31H。 滞后量的大小为 11 图 时钟预分频模块实验波形图 12 ，图 表示了当反馈时钟小于参考时钟时输出 ，7FH 频差数字量的波形图输出的数字量 对应于相 ，VCO 差最大滞后量此时锁相环路将会提高 的输出 。13 增大反馈信号的频率图 表示了反馈时钟频率大 ，，于参考时钟 时 时输 出 频 差 数 字 量 的 波 形 图输 出 E0H ，VCO 的数字量 是负数此时锁相环路将会降低 。13 14 ， 的输出减小反馈信号的频率由图 和图 可知 16 图 反馈时钟相位滞后参考时钟时的线性相差输出 。频差输出量为非线性的 5 结论 ，本文针对电 机 锁 相 控 制 环 路 滤 波 器 的 特 点提 FPGA ，出了一种基 于 的 新 型 数 字 鉴 频 鉴 相 方 法并 40 M ，8 设计实现了 晶振时钟输入下输出 位带符号 。相差和频差数字量的 数 字 鉴 频 鉴 相 器本 鉴 频 鉴 相 器包含了对晶振时钟的一次半 整 数 分 频 操 作 和 一 次 ，等占空比奇数分频操 作以 获 得 准 确 的 计 数 脉 冲 和 ，参考时钟并通过触发 器 计 数 机 制 输 出 线 性 相 差 和 ，非线性频差的数字量极 大 地 方 便 了 环 路 滤 波 参 数 。VHDL 的调整及控制算法 的 改 进利 用 硬 件 描 述 语 ， ModelSim ， 言进 行 设 计在 软 件 中 进 行 仿 真并 在 EPF10K40 FPGA ，型 中进行综合实现仿真和实验结 ，果验证了该方法的正 确 性 和 有 效 性为 电 机 锁 相 控 制中环路滤波参数的调整及控 制 算 法 的 改 进 提 供 了 14 ，中可以看出当反馈时钟超前参考时钟 从图 ，MSCMG 便利条件可 以 用 于 高 速 无 刷 直 流 电 机 进 ，8 D8H， 一段时间时位 数 据 总 线 输 出 数 字 量 负 数 。行锁相控制 ，FFH )D 8H = 27H。 表明超前超前量的大小为 15 ，从图 中可以看出当反馈时钟滞后参考时钟 参考文献 ，8 39H，一段时间时位数据总线输出数字量 整数表 ,1, ，, ,J,, 薛峰吴捷锁相技术在电机调速系统中的应用概述微电 ，39H。明滞后滞后量的大小为 1999，32( 3) ) 29,:26 ，机 16 ，图 通过给定不断线性增大的相差滞后可以 ,2, Roland E,Best, 、,M,, 5 , ，锁相环设计真与应用版李永明 仿，输出线性增大的正的 数 字 量 输 出表 明 了 线 性 相 差 , : ，2007,译北京清华学 大出版社 。 , ) ，0,输出 的 正 确 性其 中π对 应 的 数 字 量 为 ,3, Foyd M,lGardner, ,M,, 3 , ，, :锁相环技术版姚剑清译北京 ，2007,人民邮电出版社 ,7FH，0,，,0，,,FFH，80H,。 π对应的数字量为 4, Y, R, Shayan，T, Le )N goc, All Digita Phase ) ocked Loop:,llConcepts，Design and Applications,J,, IEE Proceedings，1989， 136( 1) , Guan )Ch yun Hsieh，James C, Hung, Phase )l ocked Loop Tech- niques )A Survey,J,, IEEE Transactions on Industrial Electronics， ,5 ,1996，43( 6) , H, Machida，F, Kobayashi, PLL / PD Motor Contro System by U- Ilsing Time )d omain Operation of PWM Signal,C,, Kagawa Univer- ,6, sty SC nnua Conference200 72007, i:IEAl，E, S, N, Prasad，G, K, Dubey，S, S, Prabhu, High )p erform- ance DC Motor Drive with Phase )l o cked Loop R egulation,J,,IEEE Trans, and, Appl, ，1985，IA ) 21( 1) : 192 ) 201, ,7, H, Machida F, Kobayashi, An Implementation of the One) c hip PLL / PWM Motor Control System,J,, Trans, IEEJ )C ，2002，122 )C ( 12) : 2144 ) 2148, ,8, file:///D|/我的资料/Desktop/新建文本文 档.txt Appliance Error (configuration_error) Your request could not be processed because of a configuration error: "Could not connect to LDAP server." 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