CMOS集成电路制造工艺(1)

　CMOS集成电路制造工艺从电路 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 到芯片完成离不开集成电路的制备工艺，本章主要介绍硅衬底上的CMOS集成电路制造的工艺过程。有些CMOS集成电路涉及到高压MOS器件（例如平板显示驱动芯片、智能功率CMOS集成电路等），因此高低压电路的兼容性就显得十分重要，在本章最后将重点说明高低压兼容的CMOS工艺流程。1.1　基本的制备工艺过程CMOS集成电路的制备工艺是一个非常复杂而又精密的过程，它由若干单项制备工艺组合而成。下面将分别简要介绍这些单项制备工艺。1.1.1衬底材料的制备任何集成电路的制造都离不开衬底材料——单晶硅。制备单晶硅有两种方法：悬浮区熔法和直拉法，这两种方法制成的单晶硅具有不同的性质和不同的集成电路用途。1　悬浮区熔法悬浮区熔法是在20世纪50年代提出并很快被应用到晶体制备技术中。在悬浮区熔法中，使圆柱形硅棒固定于垂直方向，用高频感应线圈在氩气气氛中加热，使棒的底部和在其下部靠近的同轴固定的单晶籽晶间形成熔滴，这两个棒朝相反方向旋转。然后将在多晶棒与籽晶间只靠表面张力形成的熔区沿棒长逐步向上移动，将其转换成单晶。悬浮区熔法制备的单晶硅氧含量和杂质含量很低，经过多次区熔提炼，可得到低氧高阻的单晶硅。如果把这种单晶硅放入核反应堆，由中子嬗变掺杂法对这种单晶硅进行掺杂，那么杂质将分布得非常均匀。这种方法制备的单晶硅的电阻率非常高，特别适合制作电力电子器件。目前悬浮区熔法制备的单晶硅仅占有很小市场份额。2　直拉法随着超大规模集成电路的不断发展，不但要求单晶硅的尺寸不断增加，而且要求所有的杂质浓度能得到精密控制，而悬浮区熔法无法满足这些要求，因此直拉法制备的单晶越来越多地被人们所采用，目前市场上的单晶硅绝大部分采用直拉法制备得到的。拉晶过程：首先将预处理好的多晶硅装入炉内石英坩埚中，抽真空或通入惰性气体后进行熔硅处理。熔硅阶段坩埚位置的调节很重要。开始阶段，坩埚位置很高，待下部多晶硅熔化后，坩埚逐渐下降至正常拉晶位置。熔硅时间不宜过长，否则掺入熔融硅中的会挥发，而且坩埚容易被熔蚀。待熔硅稳定后即可拉制单晶。所用掺杂剂可在拉制前一次性加入，也可在拉制过程中分批加入。拉制气氛由所要求的单晶性质及掺杂剂性质等因素确定。拉晶时，籽晶轴以一定速度绕轴旋转，同时坩埚反方向旋转，大直径单晶的收颈是为了抑制位错大量地从籽晶向颈部以下单晶延伸。收颈是靠增大提拉速度来实现的。在单晶生长过程中应保持熔硅液面在温度场中的位置不变，因此，坩埚必须自动跟踪熔硅液面下降而上升。同时，拉晶速度也应自动调节以保持等直生长。所有自动调节过程均由计算机控制系统或电子系统自动完成。1.1.2光刻光刻是集成电路制造过程中最复杂和关键的工艺之一。光刻工艺利用光敏的抗蚀涂层（光刻胶）发生光化学反应，结合刻蚀的方法把掩模版图形复制到圆硅片上，为后序的掺杂、薄膜等工艺做好准备。在芯片的制造过程中，会多次反复使用光刻工艺。现在，为了制造电子器件要采用多达24次光刻和多于250次的单独工艺步骤，使得芯片生产时间长达一个月之久。目前光刻已占到总的制造成本的1/3以上，并且还在继续提高。光刻的主要工艺步骤包括：光刻胶的涂覆，掩模与曝光，光刻胶显影，腐蚀和胶剥离。下面分别进行简要的介绍：1光刻胶涂覆光刻胶是一种有机的光敏化合物。按照胶的极性可分为正性光刻胶和负性光刻胶。光刻胶在曝光之后，被浸入显影溶液中，在显影过程中，正性光刻胶爆过光的区域溶解的速度要快得多，理想情况下，未曝光区域保持不变。负性光刻胶正好相反，在显影剂中未曝光的区域将溶解，而曝光的区域被保留。正胶的分辨率往往较好，因此在集成电路制造中应用更为普及。在光刻胶涂覆前，硅片要进行热处理以去除湿气，并且经粘附增强剂处理，然后用光刻胶溶液旋转涂覆。在一个高温的热板上，溶剂挥发掉，通过选择光刻胶的粘度和涂覆旋转的速度，使光刻胶固化为十分均匀的薄膜，厚度约为1～2微米。2　掩模与曝光掩模版与圆片的对准至关重要，它将限制芯片的集成密度和电路的性能，因此在现代集成电路制造工艺中，采用了多种方法以保证掩模版与圆片的对准。（1）多数步进机中，圆片并不直接对准掩模，而是圆片和掩模经过各自的光路，对准于曝光系统的光学链上。如果这两个对准过程不是精确匹配的，就会发生对准误差。为了避免这些系统误差，要周期性做基线校准处理。（2）超出和缩进的消除。在接触式、接近式和扫描投影光刻机中，超出和缩进通常是由于圆片在一系列的工艺过程中由温度引起的物理尺寸的变化而造成的。步进机以全局对准模式可以减轻这个问 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，应用良好的逐个位置对准方法甚至可以完全消除它。此外，该类型的误差也容易由于掩模温度的少量变化而产生。（3）掩模材料的选择。石英由于具有较低的热膨胀系数（），常被选做制作掩模的材料。为了避免一整块8英寸掩模产生大于0.1微米的膨胀，需要掩模温度变化控制0.75℃。当大量光穿过掩模时，这个条件并不容易达到。亚微米步进机应用先进曝光系统控制掩模温度，以尽量减小这个问题。此外对准记号的畸变也可能造成芯片旋转和对不准。　　　　　曝光的方法主要有光学曝光、离子束曝光、电子束曝光和X射线曝光等。3　显影显影是把潜在的光刻胶图形转变为最后的三维立体图像。这一过程中，最重要的参数是曝光与未曝光区域之间的溶解率比例(DR)。商用正胶有大于1000的DR比，在曝光区域溶解速度为3000nm/min，在未曝光区域仅为几nm/min（暗腐蚀）。光刻胶的DR可在显影时用反射率现场测量。4　刻蚀与胶剥离刻蚀包括湿法刻蚀和干法刻蚀，将在后面详细讨论。完成了上面所有的工艺过程后，最后，除了高温稳定的光刻胶，例如光敏聚酰亚胺，可以作为中间介质或缓冲涂覆而保留在器件上，要把所有的光刻胶剥离。为避免对被处理表面的损伤，应采用低温下温和的化学方法。随着所需的特征尺寸的继续减小，光学光刻变得越来越困难。但目前随着光学光刻的不断改善和向更短波长的发展，预期，光学光刻可以具有分辨略小于0.1微米特征尺寸的能力。1.1.3刻蚀刻蚀工艺主要包括湿法刻蚀和干法刻蚀两种。1　湿法刻蚀湿法刻蚀是将刻蚀材料浸泡在腐蚀液内进行腐蚀的技术。它是一种纯化学刻蚀，具有优良的选择性，它刻蚀完当前薄膜就会停止，而不会损坏下面一层其他材料的薄膜。在硅片表面清洗及图形转换中，湿法刻蚀曾支配着集成电路工业一直到70年代中期，即一直到特征尺寸开始接近膜厚时。因为所有的半导体湿法刻蚀都具有各向同性。无论是氧化层还是金属层的刻蚀，横向刻蚀的宽度都接近于垂直刻蚀的深度。此外湿法刻蚀还受更换槽内腐蚀液而必须停机的影响。目前，湿法工艺一般被用于工艺流程前面的硅片准备阶段和清洗阶段。而在图形转换中，干法刻蚀已占据主导地位。2　干法刻蚀干法刻蚀是以等离子体进行薄膜刻蚀的技术。它是硅片表面物理和化学两种过程平衡的结果。在半导体刻蚀工艺中，存在着两个极端：离子铣是一种纯物理刻蚀，可以做到各向异性刻蚀，但不能进行选择性刻蚀；而湿法刻蚀如前面所述则恰恰相反。人们对这两种极端过程进行折衷，得到目前广泛应用的一些干法刻蚀技术，例如：反应离子刻蚀(RIE)和高密度等离子体刻蚀(HDP)。这些工艺具有各向异性刻蚀和选择性刻蚀的特点。3　剥离技术图形转换过程的另一种工艺技术是剥离技术，这个工艺技术的优点在于可以处理离子轰击难以刻蚀的材料，并且可以避免对衬底和薄膜的损伤。剥离技术的工艺流程如图1.1所示。首先涂厚光刻胶并形成所设计的图案，再使用蒸发技术淀积一层金属薄膜，蒸发的一个特点是对高纵横比的图形覆盖性差。如果光刻胶显影后得到一个凹的刨面，金属条便会断线。接下来硅片浸到能溶解光刻胶的溶液中，直接淀积在硅片上的金属线将被保留，而淀积在光刻胶上的金属线将从硅片上脱离。剥离技术的不足之处是，剥离掉的金属会影响到芯片的合格率。图1.1剥离技术的工艺流程1.1.4掺杂、扩散在制造所有的半导体器件时都必须采用掺杂工艺，通过掺杂可以在硅衬底上形成不同类型的半导体区域，构成各种器件结构，比如MOS管的源、漏区的形成等。为了保证器件能按设计要求正常工作，掺杂的区域的浓度与尺寸必须符合设计要求，而这些工作都是由掺杂工艺实现的。在半导体制造中主要的掺杂方法热扩散掺杂和离子注入掺杂。1　热扩散掺杂热扩散掺杂是指利用分子在高温下的扩散运动，使杂质原子从浓度很高的杂质源向体硅中扩散并形成一定的分布。热扩散通常分两个步骤进行：预淀积和再分布。预淀积是指在高温下，利用杂质源，如硼源、磷源等，对硅片上的掺杂窗口进行扩散，在窗口处形成一层较薄但具有较高浓度的杂质层。这是一种恒定表面源的扩散过程。再分布是限定表面源的扩散过程，是利用预淀积所形成的表面杂质层做杂质源，在高温下将这层杂质向体硅内扩散的过程，通常再分布的时间较长，通过再分布，可以在硅衬底上形成一定的杂质分布和结深。但是热扩散掺杂工艺具有一个很明显的缺点就是不能精确控制杂质的浓度，从而所生产出来的电路会与所设计的电路有一定的差别。2　离子注入掺杂随着半导体尺寸的缩小，精度的控制要求越来越严格，大多数工艺已经采用全离子注入工艺来替代热扩散掺杂以获得精确的浓度。离子注入是通过高能量的离子束轰击硅片表面，在掺杂窗口处，杂质离子被注入到体硅内，而在其它不需掺杂的区域，杂质离子被硅表面的保护层屏蔽，从而完成选择性掺杂。在离子注入过程中，电离的杂质离子经静电场加速打到硅片表面，通过测量离子电流可严格控制注入剂量。注入工艺所用的剂量范围很大，可以从轻掺杂的到诸如源/接触、发射极、埋层集电极等低电阻区所用的。某些特殊的应用要求剂量大于。另一方面，通过控制静电场可以控制杂质离子的穿透深度，典型的离子能量范围为5~200keV。通常离子注入的深度较浅且浓度较大，必须进行退火和再分布工艺。由于离子进入硅晶体后，会给晶格带来大范围的损伤，为了恢复这些晶格损伤，在离子注入后要进行退火处理，根据注入的杂质数量不同，退火温度一般在450~950℃之间。在退火的同时，杂质在硅体内进行再分布，如果需要还可以进行后续的高温处理以获得所需的结深。1.1.5化学气相淀积在半导体制造工艺中，薄膜淀积工艺是一组非常重要的工艺，可分为物理淀积和化学淀积两类。化学气相淀积(CVD)是一种常用的化学淀积工艺，是一个从气相向衬底沉积薄膜的过程。该工艺通过化学反应的方式，在反应室内将反应的固态生成物淀积到硅片表面，形成所需要的薄膜。CVD具有非常好的台阶覆盖能力，并且对衬底的损伤很小，因此在集成电路制造中的地位越来越重要。下面介绍几种工艺上常用的化学气相淀积方法：1　常压介质CVD常压化学气相淀积(APCVD)是指在大气压下进行的一种化学气相淀积的方法，这是化学气相淀积最初所采用的方法。这种工艺所需的系统简单，反应速度快，并且其淀积速率可超过1000Å/min，特别适于介质淀积，但是它的缺点是均匀性较差，所以APCVD一般用在厚的介质淀积。2　低压CVD随着半导体工艺特征尺寸的减小，对薄膜的均匀性要求以及膜厚误差要求不断提高，出现了低压化学气相淀积(LPCVD)。低压化学气相淀积是指系统工作在较低的压强下的一种化学气相淀积的方法。LPCVD技术不仅用于制备硅外延层，还广泛用于各种无定形钝化膜及多晶硅薄膜的淀积，是一种重要的薄膜淀积技术。3　等离子体增强CVD等离子体增强化学气相淀积(PECVD)是指采用高频等离子体驱动的一种气相淀积技术，是一种射频辉光放电的物理过程和化学反应相结合的技术。该气相淀积的方法可以在非常低的衬底温度下淀积薄膜，例如在铝上淀积SiO2。工艺上等离子体增强化学气相淀积主要用于淀积绝缘层。4　金属CVD金属化学气相淀积是一个全新的气相淀积的方法，利用化学气相淀积的台阶覆盖能力好的优点，可以实现高密度互联的制作。金属进入接触孔时台阶覆盖是人们最关心的问题之一，尤其是对深亚微米器件，溅射淀积金属薄膜对不断增加的高纵横比结构的台阶覆盖正变得越来越困难。在旧的工艺中，为了保证金属覆盖在接触孔上，刻蚀工艺期间必须小心地将侧壁刻成斜坡，这样金属布线时出现“钉头”（如图1.2）。“钉头”将显著降低布线密度。如果用金属CVD，就可以避免“钉头”的出现，从而布线密度得到提高。钨是当前最流行的金属CVD材料。图1.2使用钉头接触与填塞接触比较1.2双阱CMOS工艺的主要流程随着CMOS集成电路制造工艺的不断发展，工艺线宽越来越小，现在0.18μm已经成为超大规模集成电路制造的主流工艺线，0.09μm甚至更小线宽的工艺线在部分实验室也已经开始用于制备超大规模集成电路。对于不同线宽的流水线，一个 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 的CMOS工艺过程虽然略有差别，但主要的过程基本相同，都包括第一节介绍的工艺过程。下面以光刻掩膜版为基准描述一个双阱硅栅双铝CMOS集成电路的工艺过程的主要步骤，用以说明如何在CMOS工艺线上制备CMOS集成电路。图1.3(a)~(m)所示的即为双阱单多晶、双铝CMOS工艺的主要流程。下面对双阱CMOS工艺的主要步骤进行较详细的说明。(a)(b)(c)(d)(e)(f)(g)(h)(i)(j)(k)(l)(m)图1.3　双阱工艺主要流程（a）制备n型阱1）氧化p型单晶硅衬底材料。其目的是在已经清洗洁净的p型硅表面上生长一层很薄的二氧化硅层，作为n阱和p阱离子注入的屏蔽层。2）在衬底表面涂上光刻胶，采用第一块光刻掩膜版进行一次光刻。其图形是所有需要制作n阱和相关n-型区域的图形，光刻的结果是使制作n阱和相关n-型区域图形上方的光刻胶易于被刻蚀，当这些易于被刻蚀的光刻胶被刻蚀之后，其下面的二氧化硅层就易于被刻蚀掉。刻蚀过程采用湿法刻蚀技术，刻蚀的结果是使需要做n阱以及相关n-型区域的硅衬底裸露出来。同时，当刻蚀完毕后，保留光刻胶，和其下面的二氧化硅层一起作为磷杂质离子注入的屏蔽层。3）离子注入磷杂质。这是一个掺杂过程，其目的是在p型的衬底上形成n型区域—n阱，作为PMOS区的衬底。离子注入的结果是在注入窗口处的硅表面形成一定的n型杂质分布，这些杂质将作为n阱再分布的杂质源。4）n型杂质的退火与再分布。将离子注入后的硅片去除表面所有的光刻胶并清洗干净，在氮气环境（有时也称为中性环境）下退火，恢复被离子注入所损伤的硅晶格。在退火完成后，将硅片送入高温扩散炉进行杂质再分布，再分布的目的是为了形成所需的n阱的结深，获得一定的n型杂质浓度分布，最终形成制备PMOS所需的n型阱。再分布过程中为了使磷杂质不向扩散炉中扩散，一般再分布开始阶段在较低温度的氧气气氛中扩散，其目的是在硅衬底表面形成二氧化硅的阻挡层，然后在较高温度、氮气环境中进行再分布扩散。（b）制备p型阱。1）将进行完步骤（a）后的硅片进行第二次光刻。其光刻掩膜版为第一次光刻掩膜版的反版，采用与步骤(a)相同的光刻与刻蚀工艺过程，其结果是使除n阱以及相关n-型区域之外的硅衬底裸露出来。2）进行离子注入硼杂质。3）采用与步骤（a）相同的退火与再分布工艺过程，最终形成制备NMOS有源区所需的p型阱。为了防止注入的硼杂质在高温处理过程中被二氧化硅“吞噬”，在再分布的初始阶段仍采用氮气环境，当形成了一定的杂质分布后，改用氧气环境，在硅表面生成一层二氧化硅膜，再分布的最后阶段仍在氮气环境中扩散。（c）制备有源区。所谓有源区是指将来要制作CMOS晶体管、电阻、接触电极等的区域。其制备过程如下：1）氧化由于氮化硅与硅的晶格不相匹配，如果直接将氮化硅沉积在硅表面，虽然从屏蔽场氧化效果是一样的，但由于晶格不匹配，将在硅表面引入晶格缺陷，所以，生长一层底氧将起到缓冲的作用。通过热氧化在硅表面生长一层均匀的氧化层，作为硅与氮化硅的缓冲层，而且这层底氧层去除后，硅表面仍保持了较好的界面状态。2）沉积氮化硅采用CVD技术在二氧化硅的上面沉积氮化硅。3）第三次光刻。用第三块光刻掩膜版进行光刻，光刻的目的是使除有源区部分上方的光刻胶之外，其他部分的光刻胶易于刻蚀。4）刻蚀当光刻胶被刻蚀之后，采用等离子体干法刻蚀技术将暴露在外面的氮化硅刻蚀掉。进而开形成有源区。（d）p型场注入。有源区外与n型阱都不需要进行p型场注入。P型场注入的过程如下：1）光刻。在硅表面涂胶之后，采用步骤（a）所用的第一块光刻掩膜版进行光刻，其目的是使n型阱上方的光刻胶不易被刻蚀。2）刻蚀。采用湿法刻蚀除去其他部分的光刻胶。3）进行p杂质注入。其目的是提高n阱外非有源区表面的浓度，这样可以有效地防止由于铝引线的经过而带来的寄生MOS管。（e）制备耗尽型MOS管。由于模拟集成电路中，有些设计需要采用耗尽型MOS管，这样在CMOS工艺工程中必须加一块光刻掩膜版，其目的是使非耗尽型MOS管部分的光刻胶不易被刻蚀，然后通过离子注入和退火、再分布工艺，改变耗尽型MOS管区有源区的表面浓度，使MOS管不需要栅电压就可以开启工作。然后采用干氧-湿氧-干氧的方法进行场氧制备，其目的是使除有源区部分之外的硅表面生长一层较厚的二氧化硅层，防止寄生MOS管的形成。再采用干法刻蚀技术除去所有的氮化硅，并将底氧化层也去除，在清洗以后进行栅氧化，生长一层高质量的氧化层。最后进行阈值电压调整，所谓阈值电压调整就是在有源区的表面再进行一次离子注入，使阈值电压达到所需值。在栅氧化之后可分别采用步骤(a)和(b)所用的光刻掩膜版对PMOS管和NMOS管进行阈值电压调整，如果不进行阈值电压的调整就已经得到了满意的阈值电压，则调整工艺可去掉，视具体情况进行选择。（f）制备多晶栅。1）沉积与掺杂采用CVD技术在硅片表面沉积一层多晶硅薄膜，在沉积多晶硅薄膜的同时，在反应室中通入掺杂元素，通常采用多晶硅掺磷（n型掺杂）。2）光刻在多晶硅表面涂胶，通过光刻，使多晶硅栅上方的光刻胶不易被刻蚀，这样通过刻蚀其他部分的光刻胶。3）刻蚀采用干法刻蚀技术刻蚀掉暴露在外面的多晶硅，再除去所有的光刻胶，剩下的多晶硅就是最终的多晶硅栅。（g）制备NMOS管的源漏区1）光刻在硅表面涂上胶，然后利用光刻掩膜版进行光刻，其目的是使制备PMOS的区域和NMOS的衬底接触孔的区域上方的光刻胶不易被刻蚀。2）离子注入在刻蚀掉易被刻蚀的光刻胶之后进行高浓度的砷离子注入，这样在NMOS管的源漏区和PMOS的衬底接触孔区形成了的重掺杂接触区，而NMOS管的沟道区由于多晶硅栅的屏蔽而不受到任何影响，这点也体现了硅栅的自对准工艺。（h）制备PMOS管的源漏区。1）光刻在硅表面涂上胶，然后利用光刻掩膜版进行光刻，其目的是使制备NMOS的区域和PMOS的衬底接触孔的区域上方的光刻胶不易被刻蚀。2）离子注入在刻蚀掉易被刻蚀的光刻胶之后进行高浓度的硼离子注入，这样在PMOS管的源漏区和NMOS的衬底接触孔区形成了的重掺杂接触区，而PMOS沟道区由于多晶硅栅的屏蔽而不受到任何影响。在步骤(g)和(h)之后还要进行退火、再分布等工艺最终形成的NMOS和PMOS源漏区和各自的衬底接触孔。（i）制备接触孔1）沉积与光刻采用CVD技术在硅片表面沉积一层较厚的二氧化硅薄膜，然后在表面涂胶，再利用光刻掩膜版进行光刻，使接触孔区的胶易于被刻蚀。2）刻蚀除去接触孔区的光刻胶，然后再采用湿法刻蚀工艺除去接触孔区的所有的二氧化硅。同时采用低温回流技术使硅片上台阶的陡度降低，形成缓坡台阶。其目的是改善金属引线的断条情况（j）制备第一层金属铝引线。通过溅镀的方法在硅表面沉积一层金属层，作为第一层金属引线材料，然后在金属表面涂上胶，再利用光刻掩膜版进行光刻，使引线隔离区的光刻胶易于被刻蚀，除去这部分光刻胶，再采用干法刻蚀技术其下方的金属铝。（k）制备第一层金属铝与第二层金属铝之间的连接通孔经过一系列的工艺加工，硅片表面已经是高低起伏，如不做特殊处理而直接沉积介电材料，则这种起伏将更大，使第二层金属加工在曝光聚焦上产生困难，因此，双层金属引线间的介电材料就要求具有平坦度，或者说，要利用这层材料将硅表面变平坦。1）平坦介电材料过程目前采用的技术是：首先是采用CVD技术沉积一层二氧化硅，然后利用旋涂法再制作一层新的二氧化硅，最后再采用CVD技术沉积二氧化硅，完成平坦的介电材料制作过程。2）介电材料的产生最重要的是中间的一层二氧化硅的产生，它并不是普通的二氧化硅，而是采用了液态的含有介电材料的有机溶剂，用旋涂法将这种溶剂涂布在硅片表面，利用溶剂的流动性来填补硅表面的凹处，然后经过热处理去除溶剂，留下的介电材料就是二氧化硅。3）连接通孔的制作通过光刻和刻蚀工艺制备出第一层金属铝与第二层金属铝之间的连接通孔，目的是构造双层金属间的连接。（l）制备第二层金属铝引线这步工艺与(j)相类似，制备第二层金属铝引线。（m）钝化处理在硅圆片的表面涂上钝化材料，一般采用磷硅玻璃。然后通过光刻和刻蚀工艺将PAD上的钝化刻蚀掉，作为与外界的连接点，而硅片的其他部分都钝化层的保护。钝化层可以有效地防止外界对器件表面的影响，从而保证了器件及电路的稳定性。　　注意：对于双多晶三铝或双多晶五铝等CMOS工艺过程与以上的步骤相似，不同之处在于多一次多晶的制备与三至五铝的制备及其相互之间的通孔的制备，而其多出的多晶与铝线及通孔的制备过程采用上面所介绍的相关步骤即可。1.3　高压CMOS器件及高低压兼容工艺近年来，随着人民生活水平的不断高、集成电路的不断发展，高压集成电路的应用需求在不断地扩大。在交流电机的控制、工业生产自动化以及声音功放系统等方面直接需要高压IC来实现其功能；更多的应用在于高/低压混合集成电路，如超声换能器、平板显示器驱动电路、MEMS(微机械系统)、小型直流电机控制、打印机、发光设备以及一些电子自动化等领域，在这些领域应用往往是低压输入、高压输出。CMOS高压集成电路具有工作频率高、功耗小、安全工作区（SOA）宽、负温度系数等优点，同时它的制备工艺能兼容标准低压CMOS工艺，并达到其最佳的性能，这样不但可以降低芯片制造成本，而且可以进行超大规模集成电路设计。1.3.1　高压CMOS器件常见的高压MOS器件主要有两大类：LDMOS和VDMOS。LDMOS由于是平面结构，更易于大规模集成电路兼容，因此在绝大多数高低压兼容的集成电路中都采用LDMOS结构，但是它也有一个致命的缺点：导通电阻大，为了达到大电流的要求，往往需要牺牲大量的版图面积，这样整个芯片的成本就会大大提高。相比VDMOS的导通电阻比较小，达到同样的工作电流所占用的版图面积比较小，但它的缺点是：它是纵向结构，不易和低压CMOS电路兼容。为了和低压CMOS电路兼容，一般需要在漂移区的底部增加一层埋层，然后再通过漏结连接层，把漏结电流仍然从平面上引出，通过这种改进，从外表上看，它仍然是一个平面结构，可以和低压CMOS电路完全兼容，图1.4所示的即为一种端口从同一平面引出的VDMOS结构的剖面图。图1.4　端口从同一平面引出的VDMOS结构剖面图图1.5　高低压兼容CMOS电路的纵向剖视图而图1.5则是一个高低压兼容CMOS电路的纵向剖视图，其中包括高压二极管、高压PMOS（HV－PMOS）、高压NMOS（HV－NMOS）以及低压CMOS。图中高压CMOS采用了LDMOS结构。高压管的一般设计流程是先根据所需设计的器件的指标（如电压、驱动电流等）确定能满足要求的高压管结构，然后采用TSUPREM等软件进行工艺模拟以确定所需的工艺参数（如掺杂浓度、各种工艺过程所需的时间等），再把其输出的结果输入到MEDICI等软件进行器件模拟，通过模拟结果（如电压等位线图等）确定所设计的高压管的结构与工艺参数是否满足所要设计的器件指标，若不满足要求，则重复以上步骤，直到满足要求为止。1.3.2　高低压兼容CMOS工艺为了降低成本、实现单片化，高压器件结构的确定还必须考虑与低压器件兼容的问题，并采用高低压兼容CMOS工艺，而在高低压兼容工艺中主要考虑新增的高压工艺步骤不能影响到原来的标准低压CMOS工艺过程，下面以图1.5所示的结构图简要说明一下高低压兼容CMOS集成电路的制备工艺以及其中的关键步骤。表1.1即为高低压兼容的CMOS工艺的主要流程，表中的顺序即为高低压兼容工艺的制备顺序。在p-衬底上制备一个高压PMOS所需的深n阱（表9.1中的第二步），其制备过程如同低压n阱的制备一样，只是其制备时的工艺参数远大于低压n阱制备时的工艺参数（如时间、浓度等），高压n阱制备完成后制备高压PMOS的p-型漂移区和高压NMOS的n-型漂移区（表9.1中的第三步），紧接着制备高压NMOS的p-阱（表9.1中的第四步），接下来的工艺与标准低压CMOS工艺完全一致，只是高压PMOS的栅氧化层要另外先做一次（表9.1中的第八步），以达到耐压的要求。表9.1中灰色的第2～4及第8步是高压CMOS特有的，5～7及9～12步与1.2节说明的标准低压CMOS工艺完全相同。通过这个流程可以看到，新增的高压管制造工艺都是在低压CMOS电路制备前完成的，因此只需将制备低压CMOS的衬底表面用二氧化硅及氮化硅保护，就完全消除高压管制造工艺对低压CMOS的影响。1.3.3　高压PMOS的厚栅氧刻蚀在许多高低压兼容集成电路的应用中，高压PMOS的栅极往往需要与源极接相同的驱动电压，即为高电压，这样高压PMOS的栅氧厚度很厚，不能采用与低压CMOS电路相同的栅氧化层，而需要另外单独制备一次。并且由于刻蚀时不仅存在于器件的纵向，而且也存在于横向，所以这层厚栅氧化层就不能像标准低压CMOS的薄栅氧化层一样作为源漏扩散的自然阻挡层，而必须在源漏扩散之前把这层多余的厚栅氧化层刻蚀掉。所以在制作高压PMOS管时需要在工艺制备中用一块专门的掩膜版刻蚀此厚氧化层，然后再制备多晶硅栅。在制备多晶硅栅时，多晶硅栅光刻掩膜版必须与这块专门的掩膜版套准，最后利用多晶硅栅的自对准来制备源漏。但是由于套刻时必然会存在套刻不准的现象（由于精度等原因），从形式上分为图1.6(a)和(b)所示的左、右误差。　　　　　　（a）(b)图1.6(a)左误差(b)右误差如果多晶硅栅光刻掩膜版套准出现左误差时就会导致高压PMOS的栅被击穿，因为靠近源区的栅氧化层很薄；如果多晶硅栅光刻掩膜版套准出现右误差时就会导致高压PMOS无法导通，因为源区边界到虚线之间的沟道是无法导通的。为了有效地解决这个问题，根据栅氧化层的厚度不同，可以采用以下两种方法：1）多晶硅栅自对准刻蚀实践证明：如果栅氧化层厚度不是很厚（约70nm以下），刻蚀此氧化层不需要用一块专用的掩膜版，而是充分利用多晶硅栅的自对准优点，即先制备多晶硅栅，然后利用它的自对准来刻蚀此厚氧化层，最后同样利用多晶硅栅的自对准来制备源漏，具体工艺步骤示意图如图1.7所示，这种制备工艺很好地避免了套刻精度误差带来的严重影响。图1.7多晶硅栅自对准刻蚀HV-PMOS厚栅氧示意图2）增加p阱法在方法1）中，如果栅氧化层的厚度很厚，那么采用这种方法就会引起很高的台阶，这样容易使铝引线发生断裂。因此可以在高压PMOS增加了一个p阱区。即在高压NMOS的p阱的制备的同时在高压PMOS制备一个p阱区，这样避免了增加掩膜版而带来的生产成本提高。高压PMOS的p阱区和厚栅氧的相对物理位置非常重要，这主要是有工艺厂家的光刻精度及横向扩散有关，假如光刻精度为0.5μm，p-well区的结深为1μm，则p-well区的横向扩散为0.8μm左右，那么厚栅氧的光刻左边界和p-well区光刻右边界应重叠0.2μm。为防止左误差的发生，高压PMOS的多晶硅栅的光刻左边界应缩进厚栅氧的光刻左边界0.5μm。多晶硅栅、厚栅氧与p-区之间的光刻物理位置如图1.8所示。图1.8多晶硅栅、厚栅氧和p-区三者的物理光刻图在工艺制备中，采用图1.8所示的结构可以克服前面所提到的由于光刻所带来的左、右误差。不论发生左误差还是右误差HV-PMOS都能正常工作；同时这种结构又很好地降低了氧化层台阶的高度，从而避免了铝引线的断裂。高压PMOS最终可能出现的左、右两种极限误差如图1.9(a)与1.9(b)所示，由此图可以看出，采用图1.8的结构，即使出现图1.9所示的两种极限误差也能使高压PMOS管正常工作。　　　　　　　　（a）(b)图1.9(a)实际最大左误差(b)实际最大右误差1.3.4　高低压之间的隔离在高低压兼容CMOS集成电路中，高压之间以及高低压之间的隔离非常重要，否则在高压之间、高压与低压之间的信号就会相互串扰，如果隔离不好高压信号甚至会引起低压CMOS电路的击穿烧毁。下面讨论一下三种常用的隔离方法：PN结隔离、自隔离以及介质隔离。1）PN结隔离即在衬底上进行局部的高浓度P型杂质和高浓度N型杂质深层扩散，高浓度P型杂质层接低电平，高浓度N型杂质层接高电平，这样就形成了一个反偏的PN结。因为PN结反偏下有很大的电阻，从而起到隔离作用。低压CMOS器件之间、高低压区间常用PN结来隔离。但这种隔离方法的缺点是在高温下隔离效果变差，使器件及电路的工作性能降低。在图1.2中所示的高低压之间的隔离就是采用这种方法。2）自隔离MOS管具有自隔离特征：因为当MOS管导通时源区、漏区以及源漏区之间的沟道都被耗尽区所包围，而耗尽区与衬底之间形成了高阻区从而形成隔离；当MOS管截止时，漏极与衬底之间的PN结处于反偏，故漏区上的高压又被耗尽区所隔离。在带有漂移区的高压偏置栅MOS管及弱化表面电场结构的LDMOS管常常采用这种方法进行隔离。但这种自隔离方式存在着以下缺点：（a）高压管必须设计成环形结构，漏区在中间，并完全被栅区和源区包围。（b）自隔离可用于集成多个输出MOS管，但必须采用共源连接方式。因此在LDMOS结构的高压管中通常设计成如图1.10所示的“跑道型”结构，这种结构的优点是：（a）可以增大曲率半径，提高LDMOS的击穿电压.（b）可以使LDMOS自隔离，不影响到其他器件的工作性能。图1.10　跑道型高压管结构3)介质隔离随着高压CMOS集成电路的工作电压、电流的进一步提高，大电流噪声将大大增加，常常会引起同一块芯片内其他电路的误动作，而此时由于器件的温度较高，PN结隔离一般难以达到理想的效果。而介质隔离在高温下仍可保持较好的隔离特性，可以大大改善整个CMOS集成电路的工作性能。介质隔离通常是硅片直接键合形成介质隔离或采用电解质隔离，这种隔离技术难度大，成本高，在基于SOI材料制备的CMOS集成电路中，一般采用介质隔离的方法进行隔离。在高低压兼容的CMOS工艺中，进行版图设计时高压区与低压区应明显隔离开，以免相互之间的串扰，现在常用而比较有效的方法是在高压区与低压区之间隔开一定的距离并设计两个保护环：一个为地环，另一个则为电源环，以满足隔离的需要。表1.1高低压兼容CMOS的工艺流程1.p型衬底制备��2.高压n阱制备��3.n-型和p-型漂移区制备��4.p阱制备��5.低压n阱制备��6.场注入及场氧制备��7.阈值电压调节��8.高压PMOS的厚栅氧的制备与刻蚀��9.多晶栅制备��10.源漏制备��11.接触孔制备��12.铝引线制备��13.PAD制备��PAGE1_1118147656.vsdn���p�������p���p-��������������p�������p���������_1118147838.vsdn���p�������SiO2�SiO2�p���SiO2�p+��������������������p�����n+�p+�p+�p+�n+�n+��_1118148028.vsdn���p�������SiO2�SiO2�p���SiO2�������2������������p�������2�n+�p+�p+�p+�n+�n+��_1118154023.vsdp+��n+�p���n���p+�PN�������p��������PMOS������NMOS�����CMOS���n�����p�p�������n+�p+������������p��������p�������p+��p+�n+��n�������n+��n+��n+��p+�p+�_1118154056.vsdp+�p������������p���n�������p���p+�p�p+�n+�p+�n+�n+�n+�p+�p+�����D�S�G�S�G�S��p���p+�n+����n+�����_1118209563.vsdp+�p�����������n���p�p���������n���p�������p�p���������n���p�������p�p��������p+�p+����������������������_1118148471.vsdp+�p����������n���p�p�������p+�n+�p+�����PMOS�_1118148499.vsdp+�p���������n���p�p�������p+�n+�p+�����PMOS��_1118148072.vsdn���p�������SiO2�SiO2�p���SiO2�������������������p�����n+�p+�p+�p+�n+�n+��_1118147943.vsdn���p�������SiO2�SiO2�p���SiO2�������1������������p�������1�SiO2�SiO2�SiO2�n+�p+�p+�p+�n+�n+��_1118147990.vsdn���p�������SiO2�SiO2�p���SiO2�����������������p�����SiO2�SiO2�SiO2�SiO2�SiO2�SiO2�n+�p+�p+�p+�n+�n+��_1118147892.vsdn���p�������SiO2�SiO2�p���SiO2�������������������p�����SiO2�SiO2�SiO2�n+�p+�p+�p+�n+�n+��_1118147759.vsdn���p�������SiO2�SiO2��������p���SiO2�����������������p�����_1118147805.vsdn���p�������SiO2�SiO2�p���SiO2�n+������������������p����n+�n+�n+��_1118147715.vsdn���p�������SiO2�SiO2�p���SiO2�������n����������p�����_1117522700.vsd�����������������������������_1118147560.vsdn���p�������p���p����������p����_1118147629.vsdn���p�������p�����������������p����Si3N4�_1118147496.vsdn���p�������SiO2�n����������_1117351187.unknown_1117518524.vsd������������������������������������UV�����UV�����������������������������������Liftoff�����Liftoff����������_1117196369.unknown_1117196427.unknown_1117019714.doc深n型阱P型衬底p型阱p+p+1.01.0高压PMOSp型漂移区_1117196232.unknown_1117019691.doc高压PMOS1.0P型衬底深n型阱p型阱p+p+P型漂移区