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数字逻辑与数字系统答案华北科技学院2007/2008学年第二学期考试试卷(2006级)考试科目:数字逻辑与数字系统选用试卷:B适用专业:计算机 题目 一 二 三 四 五 六 七 八 九 十 总分 得分 一、填空题(20分)1、十进制数58对应的等值二进制数是111010。2、一个逻辑函数,如果有n个变量,则有2n个最小项。任何一个逻辑函数可以化成一组最小项之和表达式,称为标准与或表达式。3、3、门电路的输入波形A、B,输出波形为F1,则这个门为与门。4、加法器分串行进位加法器和超前进位加法器两种。串行加法器将低位相加...

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华北科技学院2007/2008学年第二学期考试试卷(2006级)考试科目:数字逻辑与数字系统选用试卷:B适用专业:计算机 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 目 一 二 三 四 五 六 七 八 九 十 总分 得分 一、填空题(20分)1、十进制数58对应的等值二进制数是111010。2、一个逻辑 函数 excel方差函数excelsd函数已知函数     2 f x m x mx m      2 1 4 2拉格朗日函数pdf函数公式下载 ,如果有n个变量,则有2n个最小项。任何一个逻辑函数可以化成一组最小项之和 关于同志近三年现实表现材料材料类招标技术评分表图表与交易pdf视力表打印pdf用图表说话 pdf 达式,称为 标准 excel标准偏差excel标准偏差函数exl标准差函数国标检验抽样标准表免费下载红头文件格式标准下载 与或表达式。3、3、门电路的输入波形A、B,输出波形为F1,则这个门为与门。4、加法器分串行进位加法器和超前进位加法器两种。串行加法器将低位相加产生的进位信号逐位向高一位传递。5、时序逻辑电路的特点是,任意时刻的输出不仅取决于该时刻输入的状态,而且还与电路上一状态有关,因此时序逻辑电路具有记忆性。6、JK触发器在CP脉冲作用下,欲使Qn+1=Qn,则输入信号为J=0,K=0。7、有1024*6比特的RAM,其地址线有10条,数据线6条。8、如图所示电路是异步减法计数器。9、描述时序逻辑电路的功能必须使用三个方程式,它们是驱动方程、状态方程和输出方程。二、选择题(20分)1、有一逻辑变量Z的定义为‘运算结果为0’,则Z=1表示a。a)结果等于0;b)结果不等于0;c)结果无法确定2、若有则它的对偶式是b。a);b);c)3、图1中电路为TTL电路。判断这些电路能否实现输出逻辑功能,能实现对应逻辑功能的电路是a。图14、RS触发器的基本性质是b。a)一个稳定状态;b)二个稳定状态;c)无稳定状态;d)能自动翻转5、集电极开路(OC)门可用于b。a)“线或”逻辑电路;b)“线与”逻辑电路;c)三态控制电路;d)放大器6、某触发器的状态方程是。若经过100个时钟周期后,则触发器当前的状态为_b____。a);b);c)不能确定7、下列电路中,能作为总线驱动器的是_b__。a)与非门;b)三态门;c)OC门;d)数据选择器;e)数据分配器8、如下选项中,__d__不能用ROM实现。a)译码器;b)选择器;c)代码变换器;d)计数器9、ROM是指用_a__实现的PLD器件。a)与阵固定,或阵可变;b)与阵固定,或阵固定;c)与阵可变,或阵可变;d)与阵可变,或阵固定。10、要用ROM实现4输入变量7输出的组合逻辑,它需要的ROM容量是__d___。a)4*7bit;b)7*4bit;c)128*4bit;d)16*7bit3、逻辑函数相关问题。(10分)1.用公式法化简下列函数为最简与或式:(6分)①答:Y1=(3分)②答:Y2=(3分)2.用卡诺图法化简逻辑函数L。(4分)四、 分析 定性数据统计分析pdf销售业绩分析模板建筑结构震害分析销售进度分析表京东商城竞争战略分析 图2所示电路的逻辑功能(要有逻辑函数和真值表)。(10分)图2答:(2分)(2分)(4分)全加器:Ai、Bi:加数,Ci-1:低位来的进位,Si:本位的和,Ci:向高位的进位。(2分)74LS151功能表五、集成8选1数据选择器74LS151逻辑函数为,引脚图如图3所示,试用该集成电路实现逻辑函数Y1=EMBEDEquation.3。画出接线图(要有分析过程)。(10分)答:(5分)(5分)六、画出Q1、Q2的波形。(6分)(Q1,Q2各3分)图5七、分析图5时序电路的逻辑功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图和时序图。设初始状态Q2nQ1n为00,输入X的序列为1111100111。(15分)(1)驱动方程、输出方程:答:T1=X,T2=XQ1n,Z=XQ2nQ1n(3分)(2)状态方程:(2分)(3)状态转换表及状态转换图:(2分)(2分)(4)时序图(3分)(5)逻辑功能(结论):电路是一个可控4进制计数器。X端是控制端,时钟脉冲作为计数脉冲输入。X=1,初态为00时,实现4进制加计数;X=0时,保持原态。八、74161为十六进制加法计数器,端为异步置0端,端为同步置数端,其引脚图如图6所示,利用端和门电路接成七进制计数器。(5分)图6九、用VHDL语言实现二输入或门。(4分)答:libraryieee;useieee.std-logic;entityor2isport(a,b:instd-logic;y:outstd-logic);endor2;architectureor2-1ofor2isbeginy<=aorbendor2-1;系(部)专业、班级姓名学号密封装订线�EMBEDEquation.3����EMBEDEquation.3����EMBEDEquation.3����EMBEDEquation.3����EMBEDEquation.3����EMBEDWord.Picture.8����EMBEDEquation.3����EMBEDEquation.3���PAGE1_1227185726.unknown_1227251719.unknown_1228316225.unknown_1228317068.unknown_1246776864.unknown_1246777590.unknown_1228317067.unknown_1228316238.unknown_1228308882.unknown_1228316160.unknown_1228316189.unknown_1228316210.unknown_1228311063.docAiBiCi-1�SiCi��000001010011100101110111�0010100110010111��_1228312208.unknown_1228310601.unknown_1227252809.doc�EMBEDWord.Document.8\s���_1227252808.doc输入输出DA2A1A0Y××××1D00000D10010D20100D30110D41000D51010D61100D7111001D0D1D2D3D4D5D6D7_1050239991.unknown_1050239999.unknown_1050240008.unknown_1050240014.unknown_1050693386.unknown_1050240004.unknown_1050239995.unknown_1050239983.unknown_1050239987.unknown_1050239968.unknown_1227255459.doc�EMBEDPBrush���_1227185740.unknown_1227185746.unknown_1227185728.unknown_1148494859.unknown_1192719947.unknown_1193899488.unknown_1225372644.unknown_1225374705.unknown_1193899332.unknown_1192825070.vsdCP�Q1�Q2�_1192719612.unknown_1148494823.unknown_1148494826.unknown_1148494814.unknown
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