基于FPGA实现DDS技术的雷达波形产生器的设计

　 基于 FPGA 实现DD S 技术的雷达波形产生器的 设计 领导形象设计圆作业设计ao工艺污水处理厂设计附属工程施工组织设计清扫机器人结构设计 张冬梅, 杨建宇, 熊金涛 (电子科技大学 电子 工程 路基工程安全技术交底工程项目施工成本控制工程量增项单年度零星工程技术标正投影法基本原理 学院　四川 成都　610054) 摘　要: 介绍了利用A ltera 公司的 FPGA 器件 (cyclone) 产生线性调频信号的DD S 工作原理、设计 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 、电路结构。并 详细讨论了利用 FPGA 器件实现DD S 技术时, 采取的一些改进优化措施。 关键词: 直接数字频率合成 (DD S) ; 流水线技术; 线性调频信号; FPGA 中图分类号: TN 95　　　　　文献标识码: B　　　　　文章编号: 1004 373X (2005) 04 103 03 D esign of DD S Technology Radar W aveform Genera tor Ba sed on FPGA ZHAN G Dongm ei, YAN G J ianyu, X ION G J in tao (Co llege of E lectron ic Engineering, U niversity of E lectron ic Science & Techno logy of Ch ina, Chengdu, 610054, Ch ina) Abs tra c t: T h is paper in troduces FPGA cyclone p roducted by A ltera Company and the theo ry and circu it of the ch irp DD S1 A nd discusses the imp lem en tat ion m ethod, design schem e, circu it construct ion of DD S based on FPGA (Cyclone, A ltera Co rp ) 1T hen adop ts som e advanced m ethods Ke yw o rds: d irect digita l syn thesis; p ipeline techno logy; linear frequency modu lated signal; FPGA 收稿日期: 2004 08 19 1　引　言 雷达波形产生系统在整个雷达系统中起着非常重要的 作用, 而线性调频信号是雷达系统中常用的一种脉冲压缩 信号, 其信号频率在信号持续期间连续变化。直接数字频率 合成技术 (DD S) 是从相位概念出发直接合成所需波形的一 种新的频率合成技术, 与以往的各种传统频率合成技术相 比, 直接数字频率合成技术具有相对带宽、频率转换时间、 相位连续、正交输出、高分辨率、以及集成化等明显优势。 目前各大芯片制造厂商都相继推出采用先进CM O S 工艺生 产的高性能和多功能的DD S 芯片 (其中应用较为广泛的是 AD 公司的AD 985X 系列) , 为电路设计者提供了多种选 择。虽然有些专用DD S 芯片的功能也比较多, 但控制方式、 置频速度等方面往往与系统的要求差距很大, 因此不一定 是我们需要的。如果用 FPGA 按照自己的需要来“定制” DD S 电路, 不仅可以实现某些特殊功能, 而且还可以简化接 口和控制电路, 有利于提高系统的整体性能和工作可靠性。 因此, 本文提出了用FPGA 实现DD S 技术的雷达波形产生 系统, 产生 30M H z 的中频本振信号或2 路正交线性调频连 续波信号。 2　产生线性调频信号的DD S 工作原理及结构框图 笔者设计的产生线性调频信号的DD S 电路主要由基 于FPGA 实现的频率累加器、相位累加器、正弦值储存表及 D öA 转换、低通滤波器组成, 如图 1 所示。 图 1　产生线性调频信号的DD S 原理框图 频率累加器用于对输入信号进行累加运算。在频率累 加器的作用下, 产生线性增加的瞬时频率, 即频率控制字或 称为相位步进量。频率累加器的位数决定调频信号的频率 分辨率和调频范围。 相位累加器由加法器和D 触发器级联组成。在时钟的 控制下, 对频率累加器输出的频率控制字进行累加, 累加满 量时产生溢出。相位累加器的输出对应该时刻合成周期信 号的相位, 并且这个相位是周期性的, 在 0～ 2Π范围内变 化。相位累加器位数为 n, 最大输出 2n- 1 对应于 2Π的相 位, 累加一次就输出一个相应的相位码, 通过查表得到正弦 信号的幅度, 然后经D öA 转换器转换为模拟信号, 由低通 滤波器滤除杂散波和谐波以后, 得到所需要的线性调频信 号。 正弦值储存表电路采用ROM 结构, 相位累加器的输 出是数字化锯齿波, 取其若干高位作为ROM 的地址输入, 通过查表及运算, ROM 输出所需波形的量化数据。输出的 量化数据还需要通过D öA 转换成所需的模拟波形。 3　利用Cyclone 系列 FPGA 设计DD S 电路 301 《现代电子技术》2005 年第 4 期总第 195 期 　þ 集成电路ü © 1995-2005 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved. 311　器件的选择 A ltera 公司推出的Cyclone 系列芯片为基于 115 V , 0133 mm , SRAM 工艺的现场可编程门阵列, 该系列芯片主 要具有以下特点: 逻辑资源丰富　逻辑单元数量最大可达 20 060 个, 内 置M 4K 存储块, 最大RAM 可达 288 kb。 高性能　Cycone 器件采用四输入查找表 (LU T ) 和嵌 入式阵列块 (EAB) 相结合的结构, 特别适合用于实现复杂 逻辑功能和存储功能。 灵活的内部连接　快速、可预测连线延时的快速通道 (fast t rack) 连续式布线结构; 实现快速加法器、计数器和比 较器的专用进位链; 实现高速、多输入逻辑函数的专用级联链。 312　设计功能和指标 (1) 既可用于产生具有固定频率的正弦波, 又可 用于产生线性调频连续波 (L FM CW )。 (2) 相位ö频率累加器的字长N 为 32 b, 用于寻址 的ROM 的相位累加器输出m 为 12, ROM 输出字长 为 12 b。 (3) 最大时钟频率 f clk为 100 M H z。 313　线性调频DD S 的频率特征量 当DD S 用于产生线性调频连续波时, 需要给定 起始频率 f start, 终止频率 f stop和每周期的频率增量∃f 。从每一个时钟DD S 的频率累加器起始频率 f start 开始, 都在前一个时钟的频率值的基础上加一个频率 增量。达到终止频率 f stop时, 频率值的累加停止, 并 且寻址ROM 的相位累加器的输出被设为复位。线性 调频DD S 的起始频率控制字STA R T _ FW , 终止频率 控制字STO P _ FW 和每周期的频率增量控制字 IN C_ FW 分别为: STA R T _ FW = f startf clk õ 2N STO P _ FW = f stopf clk õ 2N IN C _ FW = ∃ff clk õ 2N 314　设计速度的优化 在利用 FPGA 设计DD S 电路时, 累加器是决定DD S 性能的关键部分。在累加器的设计中, 要解决的主要难 题 快递公司问题件快递公司问题件货款处理关于圆的周长面积重点题型关于解方程组的题及答案关于南海问题 是设法提高工作速度, 尽管在Cyclone 芯片的宏单元库中 包括了 16～ 32 b 的加法器, 用他们可容易实现高达 32 b 的相位累加, 但当工作频率较高时, 这种 方法 快递客服问题件处理详细方法山木方法pdf计算方法pdf华与华方法下载八字理论方法下载 是不可取的, 因为其较大的延时不能满足速度要求。因此, 在设计累加 器时, 一方面, 小的累加器利用器件本身的进位链得到快 速、高效的电路; 另一方面, 采用先进的流水线技术, 通 过把一个时钟周期内完成的逻辑操作分成几步小的操作, 并插入几个时钟周期来提高系统的数据通过率。在将流水 线技术应用于本设计时, 根据高速DD S 中的频率控制字、 相移字等输入数据的变化特点, 采用了一种改进的DD S 流水线结构, 可以大大减少占用的寄存器资源并降低功 耗。 改进的流水线结构如图 2 所示, 在本设计中累加器采 用 8 级 4 位流水线结构。在输入数据D 0～ 32 (N ) 准备好后 由外部控制系统向流水线刷新控制电路CON 发出启动信 号 start, CON 在 start 下降沿后的第 1 个时钟上升沿到来 时, 输出写入脉冲W R 0, 并写入第 1 级流水线寄存器; 第 2 个时钟上升沿到来时, 输出写入脉冲W R 1, 写入第 2 级 流水线寄存器; 依次类推, 到第 8 个时钟上升沿到来时, 输 出写入脉冲W R 7, 写入第 8 级流水线寄存器, 完成一次数 据的刷新。在以后的周期内, 这些数据将保持不变, 直到 新的 start 脉冲到来。 图 2　改进的累加器流水线结构框图 315　节省资源的优化 由于正弦查找表的硬件与输入数据的位数成指数关 系。即输入数据每增加 1 b, 硬件开销就要增加 1 倍, 因此, 为获得满意的无杂散动态范围, 则需要付出很大的硬件开 销。故在满足信号性能的前提下, 减少硬件开销就成为一个 重要问题。所以, 在设计过程中需要充分分析信号的特征, 利用信号周期内的对称或算术关系, 尽量减少硬件开销。 本设计中的信号是余弦 (正弦) 波, 因此利用余弦波 关于直线 x = Π对称, 将ROM 尺寸减小 1ö2, 再利用左半 周期内, 波形关于点 (Πö2, 0) 奇对称, 进一步将ROM 的 尺寸减少到 1ö4。由于本设计要求输出的是正交的正弦和 余弦函数, 而对于正交输出, 最简单的方法就是分别储存 正弦和余弦波形的 0～ Πö2 范围的采样值。这样, 需要 2 倍 于所需的ROM 大小。由于正弦函数在 0～ Πö4 范围的采 样值与余弦函数在 Πö4～ Πö2 的采样值是对称的, 因此只 需储存正弦和余弦在 0～ Πö4 范围的采样值即可。这样, ROM 的存储大小将减小一半。因此, 在进行设计时, 在 0 401 制造与设计 张冬梅等: 基于 FPGA 实现DD S 技术的雷达波形产生器的设计　　　　　　　 © 1995-2005 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved. ～ Πö4 范围的正弦函数和余弦函数ROM 表中分别存有 0 ～ Πö4 的正弦或余弦信号采样数据。相位累加器输出的高 12 位数据经变换后作为寻址正弦ROM 和余弦 ROM 的 地址, 其中M SB, 次M SB 用于判断正弦或余弦波的符号; 次M SB, 次次M SB 决定剩下的低 9 位地址是对应寻址正 弦 ROM 还是余弦 ROM ; 剩下的低 9 位数据作为寻址 ROM 的地址。这样设计出来的ROM 表不会因为产生正 交的正弦和余弦函数而增加ROM 表的大小。 316　雷达波形产生器中DD S 的 FPGA 设计实现 依据上述DD S 的工作原理, 采用Cyclone 器件设计的 DD S 如图 3 所示。 图 3　DD S 的 FPGA 实现框图 　　图 3 中, 输入端STA R T _ FW 为线性调频的起始频率; IN C_ FW 为每个时钟周期的频率增量; phase 为初相控制 字; clk0 为系统时钟; en 为使能信号端; reset 为复位信号 端; addr 为相位累加器输出的ROM 地址; sindata 为ROM 中储存的正弦离散序列。模块 F req_ A cculato r 为频率累加 器; 模块 Phase_ A cculato r 为相位累加器; A dder 为相位累 加器决定合成正弦波的初相; 模块ROM 为被调用的L PM _ ROM 元件; 用他在Cyclone 器件中存放正弦或余弦表。 本设计主要采用自顶向下的Top _ Dow n 设计方法, 利用 硬件描述语言V erilog 对DD S 进行高层次系统设计, 并利用 先进的综合工具对电路进行设计优化, 用FPGA 实现了DD S 核心及其系统交互控制。整个设计的实现使用了A ltera 公司 提供的开发环境平台软件工具Q uartus II进行设计, 并利用 设计验证仿真工艺对Q uartus II布局布线后的结果进行了仿 真和验证, 整个系统FPGA 实现达到了设计要求。 4　结　语 本文利用A ltera 公司的 FPGA (Cyclone) 器件, 根据 自己的需要, 通过各种设计优化措施, 开发了用 FPGA 实 现DD S 的某雷达波形产生器, 并达到了要求的技术指标, 具有较高的性价比。 参　考　文　献 [ 1 ] T ierey J , R adar C, Go ld B 1 A digita l frequency syn thesizer [J ] 1 IEEE T rans A udio and E letroacoust, 1971, 19 (1) : 48 571 [2 ] Bellaou ra A 1L ow _ pow er direct digita l frequency syn thesis fo r w ireless comm un icat ions [J ] 1 IEEE J So l Sta C irc, 2000, 35 (3) : 385 3901 [3 ] N icho las H T , Sam ueli H 1A 150 M H z direct digita l fre quency syn thesizer in 1125Λm CM O S w ith 90dBc spu rious perfo rm ance [J ] 1 IEEE J So l Sta C irc, 1991, 26 (12) : 1 959 1 9691 [ 4 ] 唐长文 1 一种高速直接数字频率合成器及其 FPGA 实现 [J ] 1 微电子学, 2001, 31 (6) : 451 4541 [ 5 ] 金学哲 1 一种宽带Ch irp _ DD S 及其 FPGA 实现 [J ] 1 微电 子学, 2003, 33 (4) : 365 3681 [6 ] 李明斌 1 直接数字频率合成的原理及频谱特性分析 [J ] 1 电讯技术, 1995, 35 (4) 16 221 作者简介　张冬梅　女, 1972 年出生, 四川省武胜县人, 现为电子科技大学通信与信息系统专业硕士研究生。从事数字信号处 理、FPGA 在雷达系统中的应用研究工作。 杨建宇　男, 1963 年出生, 四川省南充市人, 1984 年毕业于国防科技大学, 1987, 1991 年在电子科技大学获得硕士、 博士学位。现为电子科技大学电子工程学院院长、教授、博士生导师。研究领域为高分辨率雷达理论、实现技术与 应用、毫米波雷达成像、数字信号处理、信号检测与估计。 欢 迎 订 阅《现代电子技术》(半月刊) 2005 年《现代电子技术》征订工作即将结束, 请广大读者朋友抓紧时间订 阅, 《现代电子技术》将以优惠的价格, 还您超值的服务! 邮发代号　52- 126　　　订购热线　029—85393376　85397961　85398771 501 《现代电子技术》2005 年第 4 期总第 195 期 　þ 集成电路ü © 1995-2005 Tsinghua Tongfang Optical Disc Co., Ltd. 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