EDA数字钟设计实验报告

EDA数字钟设计实验 报告 软件系统测试报告下载sgs报告如何下载关于路面塌陷情况报告535n,sgs报告怎么下载竣工报告下载 EDA数字钟设计实验报告EDA数字钟设计实验报告.成绩指导教师日期五邑大学实验报告实验课程名称：EDA实验院系名称：信息工程学院专业名称：通讯工程（物联网）（一）实验目的：设计并实现拥有必定功能的数字钟。掌握各种计数器及它们相连的设计方法，掌握多个数码管显示的原理与方法,掌握FPGA的层次化设计方法，掌握VHDL语言的设计思想以及整个数字系统的设计。此数字钟拥有时，分，秒计数显示功能，能实现清零，调理小时，分钟以及整点报时的功能。Word文档.（二）实验器械：计算机一台，EDA实验箱一台。（三）实验原理：四）实验内容：1.正常的时、分、秒计时功能，分别由6个数码管显示24小时、60分钟，60秒钟的计数器显示。2.按键实现“校时”“校分”功能；3.用扬声器做整点报时。当计时到达59’50”时鸣叫。 方案 气瓶 现场处置方案 .pdf气瓶 现场处置方案 .doc见习基地管理方案.doc关于群访事件的化解方案建筑工地扬尘治理专项方案下载 ：利用试验箱上的七段码译码器（模式7），采纳静态显示，系统时钟选择1Hz。整个系统可以是若干文件构成，用PORTMAP实现的方式；也可以是一个文件用多进度方式实现；亦或许是用文本和图形混杂的方式实现；亦或许是用LPM参数化模块实现。Word文档.（五）实验步骤:新建一个文件夹,命名为shuzizhong.输入源程序。打开QuartusⅡ,选择File→new命令。在New窗口中的DesignFiles栏选择编译文件-的语言种类，这里选择VHDLFile选项。此后在VHDL文本编译窗口中输入秒模块程序。秒模块源程序以下：libraryieee;useuseentitySECONDisport(clk,clr:instd_logic;----时钟/清零信号sec1,sec0:outstd_logic_vector(3downto0);----秒高位/低位Word文档.co:outstd_logic);-------输出/进位信号endSECOND;architectureSECofSECONDisbeginprocess(clk,clr)variablet1,cnt0:std_logic_vector(3downto0);---计数beginifclr='1'then----当ckr为1时，高低位均为0cnt1:="0000";cnt0:="0000";elsifclk'eventandclk='1'thenift1="0101"andt0="1000"then----当记数为58（实质是经过59个记时脉冲）co<='1';----进位cnt0:="1001";----低位为9elsift0<"1001"then----小于9时cnt0:=cnt0+1;----计数elsecnt0:="0000";ift1<"0101"then----高位小于5时cnt1:=cnt1+1;elsecnt1:="0000";Word文档.co<='0';endif;endif;endif;sec1<=cnt1;sec0<=cnt0;endprocess;endSEC;3.文件存盘。选择File→SaveAs命令，找到已经成立的文件夹，存盘文件名应与实体名一致。4.创立工程。打开并成立新工程管理窗口，选择File→NewProjectWizard命令，即弹出设置窗口，命名为1023019857。5.将设计文件加入工程中。单击Next按钮，在弹出的对话框中单击File栏后的按钮，单击AddAll按钮，将与工程相关的全部VHDL文件都加入此工程。6.选择目标芯片。单击Next按钮，选择目标器件，第一在DeviceFamily下拉列表框中选择Cyclone系列。分别选择Package为TQFP,Pincount为144和Speedgrade为8,选择此系列的详尽芯片为EP3C5E144C8。7.工具设置。单击Next按钮后，弹出的下一个窗口是EDA工具设置窗口—EDAToolSettings.Word文档.8.结束设置。再单击Next按钮后即弹出工程设置统计窗口，单击Finish按钮，即已设定好此工程。9.全程编译。选择Processing→StartCompilation命令，启动全程编译。10.编译成功后，将VHDL文件设置成可调用的文件。在秒模块程序言件SECOND处于打开的状况下，选择菜单File→Creat/Update→CreatSymbolFilesforCurrentFile，进行封装（元件文件名为SECOND）,以便在高层次设计中调用。同时，在编译成功的基础上，选择Processing中的GenerateFunctionalSimuliationNetlist生成仿真文件，以方便今后的仿真使用。选择File→new命令。在New窗口中的DesignFiles栏选择编译文件的语言种类，这里选择VHDLFile选项。此后在VHDL文本编译窗口中输入分模块程序。此后对分模块程序进行保留、编译，封装成可调用的文件，取名为minute。分模块的源程序以下：libraryieee;useuseentityMINUTEisport(en,setmin,clr,clk:instd_logic;----时钟/清零信号MIN1,MIN0:outstd_logic_vector(3downto0);----秒高位/低位Word文档.co:outstd_logic);-------输出/进位信号endMINUTE;architectureMINofMINUTEisbeginprocess(en,setmin,clr,clk)variablet1,cnt0:std_logic_vector(3downto0);---计数beginifclr='1'then----当ckr为1时，高低位均为0cnt1:="0000";cnt0:="0000";elsif(clk'eventandclk='1')thenif(en='1'orsetmin='1')thenift1="0101"andt0="1000"then----当记数为58（实质是经过59个记时脉冲）co<='1';----进位cnt0:="1001";----低位为9elsift0<"1001"then----小于9时cnt0:=cnt0+1;----计数elsecnt0:="0000";ift1<"0101"then----高位小于5时cnt1:=cnt1+1;elseWord文档.cnt1:="0000";co<='0';endif;endif;endif;endiF;MIN1<=cnt1;MIN0<=cnt0;endprocess;endMIN;选择File→new命令。在New窗口中的DesignFiles栏选择编译文件的语言种类，这里选择VHDLFile选项。此后在VHDL文本编译窗口中输入小时模块程序。此后对分模块程序进行保留、编译，封装成可调用的文件,取名为HOUR.小时模块的源程序：libraryieee;useuseentityhourisport(reset,en,sethour,clk:instd_logic;daout:outstd_logic_vector(7downto0));endHOUR;Word文档.architecturebehavofHOURissignalcount:std_logic_vector(3downto0);signalcounter:std_logic_vector(3downto0);beginp1:process(reset,sethour,en)beginifreset='1'thencount<="0000";counter<="0000";elsif(clk'eventandclk='1')thenif(en='1'orsethour='1')thenif(counter<2)thenif(count=9)thencount<="0000";counter<=counter+1;elsecount<=count+1;endif;elseif(count=3)thencount<="0000";counter<="0000";Word文档.elsecount<=count+1;endif;endif;endif;endif;endprocess;daout(7downto4)<=counter;daout(3downto0)<=count;endbehav;绘制原理图。选择File→new命令。在New窗口中的DesignFiles栏选择编译文件的语言种类，这里选择BlockDiagram/Schematic选项,按OK按钮后将打开原理图编写窗口。双击原理图编写窗口任何地点，弹出输入文件的对话框，分别在Name栏键入元件名input、SECOND、minute、HOUR和输出引脚output，并用单击拖动的方法参照电路图接好电路,作为本项工程的顶层电路原理设计图。14.全程编译。选择Processing→StartCompilation命令，启动全程编译。15.引脚锁定。选择Assignments→AssignmentsEdi按模式七设置设置相应引脚。Word文档.编译文件下载。打开编程窗和配置文件。第一将适配板上的JTAG口和USB或并口通讯线连好，打开电源，在工程管理窗口选择Tool→Programmer命令，弹出以以下列图的编程窗口，编程模式选择JPEG，并选中下载文件右边的第一个小方框。17.设置编程器。选择USB-Blaster，单击左上角的HardwareSetup按钮，在弹出的窗口中设置下载接口方式。向FPGA下载SOF文件前，要选择打钩Program/Configure项，最后单击下载标示符Start按钮，即进入对目标器件FPGA的配置下载操作。当Progress显示出100%以及在底部的办理栏中出现“ConfigurationSucceeded”时，即是编程成功。18.观察数码管的秒、分钟和小时的状况。（六）实验结果：秒模块编译成功：Word文档.生成波形文件成功：Word文档.仿真成功：数字钟编译成功：仿真成功：Word文档.选择芯片种类：Word文档.引脚锁定：下载：Word文档.（七）实验 总结 初级经济法重点总结下载党员个人总结TXt高中句型全总结.doc高中句型全总结.doc理论力学知识点总结pdf ：经过上述的设计编程，调试，下载测试工作今后，实现了数字钟的各种基本功能，此中包含：时，分，秒计数显示功能，清零，调理小时，分钟以及整点报时。中间操作过程中碰到的问题也都逐个在实验过程中得以解决，比方说对数字钟显示58时便产生高位进位致使产生不精准的改良等。在数字钟的设计过程中，不只对数字电路原理有了更为深刻的理解，也进一步牢固了对于QuartusII软件平台及VHDL语言编程掌握能力，掌握这门技术为今后更深层次的学习确定了基础，使自己得益匪浅。Word文档